1nm之后，芯片技术如何突破极限？

极紫外光刻（EUV）、体积光刻以及二维材料技术均持续迭代，面向下一代高性能半导体，用以制造尺寸达到亚1纳米级别的器件结构。比利时imec发布的技术路线图、IBM近期公布0.7纳米工艺技术，都预示着未来几年亚1纳米芯片逐步具备落地可行性。

这一趋势正在推动全新制程技术发展。当前商用EUV设备体积庞大、造价高昂；科研人员正探索多条制备微型晶体管的新路线，包括三维体积光刻与二维材料方案。

体积光刻

为提升半导体生产效率、降低制造成本，美国得克萨斯大学奥斯汀分校科克雷尔工程学院团队研发出一种新型光刻设备。商用EUV光刻系统单台造价超2亿美元，整机占地相当于一整间厂房。得州大学研究团队精简核心部件，打造出桌面级EUV光刻装置，并搭配三维体积图形化光刻技术，攻克现有工艺一大瓶颈。传统商用EUV光刻只能分层分步、以二维堆叠方式加工三维纳米结构。

得州大学教授Chih-Hao Chang表示：“光刻曝光本身耗时不长，但整套工艺处理流程往往需要数天。”

团队采用名为胶体塔尔博特光刻（CTL）的EUV体积光刻方案，可制备最小特征尺寸25纳米的三维纳米结构。该方案以自组装纳米球单层作为掩模，搭配桌面级高次谐波（HHG）EUV光源进行照射，形成三维空间光强分布图案。Chang介绍，实验证实借助单次曝光即可制备具备可调晶胞结构的二维纳米结构，以及最小25纳米的三维纳米结构；曝光时长仅需数分钟，而非传统工艺的数日。

得克萨斯大学奥斯汀分校桌面级EUV体积光刻系统

科克雷尔团队近期完成一套EUV配套材料测试，该材料由达拉斯大学与约翰・霍普金斯大学联合开发，后续还将开展更多材料验证。小型桌面光刻设备能够大幅加快研发迭代速度。

目前这项工艺仅可制备周期性结构，更适用于存储芯片与光子器件领域。团队长期目标是研发速度更快的光刻系统，加工出更复杂图形，支撑亚1纳米工艺落地。

研究员Saurav Mohanty称：“除半导体制造外，三维纳米图形化技术还可应用于纳米药物、量子计算以及新型材料合成等医疗与前沿领域。”

低成本EUV方案

行业也在通过其他技术路线，解决亚1纳米工艺EUV设备成本高昂的难题。日本冲绳科学技术大学院大学（OIST）的Tsumoru Shintake教授，针对高数值孔径（高NA）EUV光刻的照明系统与投影物镜提出颠覆性重构方案。

仿真结果显示，这套新架构能够抑制掩模三维效应等棘手光学问题、提升分辨率，有望以低于现有EUV方案的成本制造更小尺寸芯片。“当前EUV光刻设备单机造价高达数亿欧元。我的全新设计能够实现2–3纳米级精细图形，成本远低于当下最先进设备。”Shintake表示。

EUV光刻采用波长13.5纳米的极紫外光，光束经由照明系统投射至带有电路版图的反射式光掩模；反射光束进入投影物镜，通过多组反射镜将图案缩小并聚焦至硅片，后续经过刻蚀将图形转移至晶圆。

想要集成更高密度电路，业界正向高NAEUV光刻演进。数值孔径（NA）代表光学系统接收、发射光线的角度范围；更大NA可以收集更广角度光线，透镜得以分辨更精细图形。理论上，分辨率极限与数值孔径成反比，更高NA可以赋予光刻机更强的微细图形加工能力。

Shintake尝试利用一组凹凸配对反射镜充当投影物镜，最终迭代为两级光学架构，每一级均配置凹凸镜组。初期尝试并未成功，他随后意识到：经过精密排布的反射镜多次反射，有望抵消各类光学像差，同时维持高数值孔径。借助光学仿真软件OpTaliX长达数月的运算模拟，他确定反射镜实现高NA且保障成像质量所需的理想曲率与空间位置。

最终研发出适用于高NAEUV光刻的四镜同轴投影系统，有效抑制影响极大的掩模三维效应。整套架构分为两级凹凸镜组合，各级内部以及两级之间相互抵消光学畸变，原理类似双高斯镜头。光线穿过每片反射镜中心通光孔，通光遮挡率处于可接受范围。

该架构可实现0.5与0.55两种数值孔径，对应圆形曝光视场直径分别为20毫米、30毫米；视场边缘径向残余畸变达到数微米，扫描运动容易造成成像模糊，会影响步进扫描整机设计。有效成像视场相应缩减，分别为14×14毫米与21×21毫米。

但这套方案可将扫描机构从光掩模端移除，简化整机结构。EUV曝光过程中晶圆与掩模保持静止，依靠掩模前方两组矩形扫描镜提供照明，生成双线扫描视场，搭配离轴照明方案进一步提升分辨率。

和所有前沿研究一样，该方案仍存在局限：仿真建立在反射镜100%反射、无缺陷的理想前提下；从仿真走向实物样机，还需要大量工程落地工作。搭建实体原型机是Shintake团队下一阶段目标，团队现已启动EUV硬件开发，目标打造低成本、高性能EUV光刻装备。

“这套架构能够大幅简化高NA设备结构、降低制造成本，为半导体制造开辟全新可能。未来设备造价有望降至现有机型的四分之一。”Shintake说道，“更高精度图形加工能力，可以支撑更高密度存储芯片、能效更优的逻辑芯片。这项技术或将带来社会性变革，赋能数据中心与下一代AI，让电子产品速度更快、能耗更低、长期运行成本下降。”

面向极致微缩晶体管的二维材料

二维材料被视作亚1纳米半导体工艺的核心技术路线。二维过渡金属硫族化合物（TMD），例如二硫化钨（WS₂）、二硒化钨（WSe₂）、二硫化钼（MoS₂），可用于制备尺寸持续缩小的晶体管。

ASML、台积电、imec近期联合展示基于二维材料的晶体管300毫米晶圆成果，借助EUV光刻实现接触多晶硅间距（CPP）50纳米的N型、P型场效应管。imec计算与存储器件技术研发副总裁Gouri SankarKar评价，这是二维材料晶体管从实验室走向产线的关键一步。原子级超薄导电沟道，能够在极致微缩架构中实现良好的静电控制，同时保有可用载流子迁移率，打造高性能缩小晶体管。“我们联合合作伙伴搭建300毫米试验平台，在符合产业标准的尺寸下研究二维材料。我们欢迎整个半导体产业链开展合作，持续提升这类新型沟道材料与器件性能。”

台积电首席技术官MinCao博士表示：“这项联合研究持续拓宽半导体创新边界。我们重点降低技术落地风险、加速‘实验室到产线’转化，确保突破性新材料，尤其是新型沟道材料，能够快速集成至先进制程，最终输出顶尖解决方案。”

台积电与imec在300毫米晶圆上制备二维材料晶体管

ASML欧洲技术开发中心总监Etienne De Poortere介绍：“二维TMD材料有望制造出尺寸更小、性能更强的晶体管。但过去300毫米工艺制备的二维沟道器件尺寸偏大，且采用老旧光刻工艺。依托EUV更高分辨率，我们成功制备沟道长度低至28纳米的TMD晶体管，其间距规格可匹配当前最先进工艺节点。”

面向亚1纳米器件制备，二维薄膜沉积主要依托化学气相沉积（CVD），直接在商用硅基底或承载衬底上生长MoS₂、WSe₂。金属有机化学气相沉积（MOCVD）具备更低工艺温度，适配标准CMOS热预算；无法直接生长时，可通过干法、湿法转移工艺，将预制二维薄膜转移至目标晶圆。另外改良原子层沉积（ALD）工艺，可以在原子级超薄沟道表面保形沉积超薄高k绝缘氧化层，避免产生表面陷阱。

尺寸能缩到多小？

二维TMD材料的微缩极限在哪里？韩国KAIST团队借助量子力学原子级仿真技术，预测器件物理极限。韩国KAIST电气工程系Yong-Hoon Kim教授开发一套计算设计方案，通过仿真分析预测下一代半导体晶体管的微缩边界。

晶体管尺寸不断缩小，量子隧穿效应愈发显著，电流控制难度大幅上升。因此，厘清量子隧穿效应约束下晶体管最小尺寸，是核心课题。

依靠实验手段直接测定晶体管微缩极限几乎难以实现。现有技术很难在原子尺度，精准表征金属电极与半导体沟道（晶体管内部电流通路）的接触区域并定量分析。

该研究团队采用第一性原理计算，仅依托基础物理定律推演材料特性，无需依赖实验数据。团队此前提出多空间约束搜索密度泛函理论（MS-DFT），将第一性原理计算范围从材料拓展至器件，精准解析电子穿越金属–半导体界面时产生的复杂量子效应。

本次研究基于这套理论框架开展计算型传输长度法（TLM）仿真，提取金属–半导体界面接触电阻参数。依托原子级TLM计算结果，确定量子隧穿临界极限。

团队将这套方法应用于单层MoS₂器件，研究电子向沟道内部渗透的程度，以及不同金属电极、原子接触结构对电流调控能力的影响。结果表明：晶体管最小尺寸取决于选用的金属材料与接触架构。这意味着在晶体管正式制造前，仅依靠计算机仿真就能提前预判器件性能与微缩上限。

量子隧穿临界长度成为可变设计参数，由金属功函数、金属与半导体之间的界面接触结构共同决定。在所测试的候选金属与接触方案中，团队证实电子漏电流得到抑制的临界长度可缩小至4纳米以内。该结果证明晶体管具备进一步微型化的潜力。

此外，团队提出下一代芯片设计新思路：搭配不同特性二维半导体材料，实现功耗降低。

这套方案可在流片前预判器件微缩极限、优化器件架构，未来将成为核心芯片设计工具。Yong-Hoon Kim教授表示：“该研究意义在于确立下一代晶体管微型化边界的全新物理判定标准。针对实验难以观测的10纳米以下量子效应开展计算分析，为新型晶体管设计开辟路径。”

路线是否可行？

维也纳工业大学（TUWien）研究指出：许多曾经被寄予厚望的二维材料，实际上并不适合用于器件微缩。不能只单纯考量材料本体属性，界面效应至关重要。二维材料与绝缘层堆叠时，二者之间必然产生极薄间隙，严重劣化电学性能。

维也纳工业大学针对二维材料范德华力开展研究

维也纳工业大学微电子研究所Mahdi Pourfath教授与Tibor Grasser教授主导这项研究：“长久以来，石墨烯、二硫化钼等二维材料优异电学特性吸引大量研究者。但人们经常忽略一点：单一二维材料无法直接构成电子器件，还必须搭配绝缘氧化层，这也带来复杂的材料科学难题。”

栅介质绝缘层需要尽可能薄，才能精准调控二维材料内部电场，支撑器件极致微型化。“大量二维材料与绝缘层组合体系中，层间结合力较弱，仅依靠范德华力维系半导体与绝缘体。两层薄膜无法紧密贴合，中间持续存在间隙。”Grasser解释道。

间隙厚度约0.14纳米，小于单个硫原子直径，却会严重影响电学性能。“间隙削弱层间电容耦合。无论材料本身本征性能多么优异，间隙都会成为性能瓶颈。只要间隙存在，就会给器件微型化划定一道根本性物理上限。”

破局方向是拉链型材料体系：半导体与绝缘层结构相互咬合，形成更强化学键合，消除界面间隙。Pourfath表示：“半导体行业想要成功落地二维材料器件，有源层与绝缘层必须从最初阶段就一体化协同设计。”

这类二维拉链材料包括铋基化合物（例如二维Bi₂SeO₂半导体搭配自身原生氧化绝缘层）；同时MoS₂等TMD材料若与二氧化铪（HfO₂）等高k栅介质实现直接键合，也有望满足需求。

Grasser评价：“这项研究对半导体行业具备参考价值，我们可以预判哪些材料适合下一代微型器件，哪些不具备可行性。如果只盯着二维材料本身，从一开始就忽视必不可少的绝缘层，产业或将投入巨额资金，最终却受底层物理规律限制无法实现目标。”