韩日分别提出全新存储器方案，破解AI芯片内存与散热难题

当前人工智能大模型飞速迭代，AI芯片算力持续攀升，但高带宽内存（HBM）传统垂直堆叠架构的瓶颈日益凸显，容量拓展受限、带宽提升遇阻、散热压力剧增等问题，成为制约AI硬件性能突破的核心“内存墙”。针对这一行业痛点，韩国与日本科研团队近期分别提出全新存储器整合构想，革新传统DRAM堆叠模式，无需持续增加HBM堆叠层数，即可同步提升内存容量与传输带宽，大幅缓解AI芯片散热困境。两项创新成果均于6月举办的2026 IEEE/JSAP VLSI Technology and Circuits Symposium（超大规模集成电路技术与电路研讨会）上正式发布，为下一代AI存储器技术迭代提供了全新路径。

长期以来，HBM凭借超高数据传输带宽，成为高端AI芯片的核心配套硬件，是支撑GPT系列等超大参数模型高效运算的关键。行业主流技术路线均采用DRAM芯片垂直向上堆叠的架构，三星、SK海力士、美光三大存储巨头持续迭代HBM4、iHBM、HBM5等产品，不断优化散热设计。但该传统架构的先天短板难以根除，堆叠层数越高，芯片散热空间越受限，热量堆积问题愈发严峻；同时，芯片内部的硅通孔（TSV）会占用大量芯片有效面积，不仅推高封装成本，还容易引发信号完整性问题，成为AI算力进阶的重要桎梏。

此次韩日两国团队的研究突破，核心创新逻辑高度统一，摒弃行业沿用多年的“向上堆叠”思路，创新性地将DRAM芯片改为侧向立起配置，从底层架构上破解传统HBM的技术瓶颈。其中韩国国立蔚山科学技术院（UNIST）提出的Vertical-Die（V-Die）方案，主打极致性能提升，针对性优化数据传输效率与算力输出能力。

据介绍，V-Die方案对传统DRAM芯片结构进行定制化改造，将芯片直立排列布局，直接移除传统架构中不可或缺的硅通孔（TSV）结构，通过芯片底部边缘I/O直接与基板建立连接，大幅简化传输链路、减少信号损耗。同时，研究团队在相邻直立排布的DRAM芯片之间预留专属液冷通道，构建高效散热体系，从结构层面解决堆叠散热难题。实测模拟数据显示，该创新设计可实现远超HBM4的连接能力，互连数量达到HBM4的4倍，内存读取时间缩短37%。在匹配H100等级硬件、搭载GPT-3规模大模型的工作负载场景下，V-Die方案每秒可输出540个token，相较HBM4的296个token实现性能翻倍，首个token延迟降低32%，延迟时长压缩至约24毫秒，AI推理响应速度大幅提升。

相较于韩国团队侧重性能突破，日本东京大学研发的MOSAIC方案更聚焦工程落地与量产可行性，重点解决侧向堆叠工艺的精准对位难题。芯片侧向立起布局后，晶圆厚度的微小偏差极易导致芯片对位失准，传统实体焊盘对接工艺难以适配，量产良率难以保障。针对这一痛点，日本团队创新采用感应耦合无接触芯片互连技术，摒弃精准实体接点对接模式，通过微型线圈跨越芯片间微小间隙实现数据传输，规避对位偏差带来的工艺缺陷。

性能与硬件适配层面，MOSAIC方案展现出极强的实用价值。测试数据表明，其原型接口单通道传输速率最高可达4 Gbps，在DRAM-on-GPU架构适配下，内存容量可提升至HBM4的两倍。散热性能实现跨越式突破，热导率达到传统垂直堆叠架构的3倍，同时可额外增加30%的内存容量，在不提升堆叠层数的前提下，完美兼顾容量、散热与传输效率三大核心需求。该方案凭借无接触互连的特性，大幅降低封装工艺难度，有效控制量产成本，具备更高的商业化落地潜力。