不等完美标准，小芯片创新提速前行

在人工智能、高性能计算和汽车等各类市场中，对算力的需求持续快速增长。这一需求覆盖从紧凑型边缘设备到大型数据中心服务器的各类产品。

传统上，这类算力由在单一硅片上实现的SoC提供。虽然制造层面的权衡可以缓解部分压力，但大尺寸芯片仍会限制优化空间，迫使设计人员在整个芯片范围内权衡功耗与性能，而非对每个功能模块进行单独精细调优。但单片式 SoC 已触及物理与经济上的极限，掩模版尺寸是固定的，芯片面积越大，良率越低，大型器件的成本也高得令人望而却步。

当单片式集成逼近极限时，多芯片架构正逐步兴起。来源：Arteris Inc.

多芯片系统提供了一条切实可行的发展路径。通过将大型 SoC 拆分为更小的芯片，研发团队能够获得更高的良率，复用成熟可靠的组件，并在单一封装内融合多种不同工艺技术。此外，小芯片（Chiplet）可在多条产品线中复用，提升可扩展性并降低成本。

半导体行业长期以来一直设想小芯片能够实现模块化与互操作，并由成熟完善的标准提供支撑。但企业并未坐等这一愿景完全落地。在标准仍处于动态演进的阶段，它们已在积极推进小芯片的落地应用。

为何选择小芯片，为何是现在？

全球头部半导体企业是小芯片技术的主要使用者。这些企业能够掌控设计、集成与封装流程的各个环节。中型企业与初创公司同样期待这一未来的实现，但由于缺乏行业巨头所拥有的资源，它们必须在整体框架持续演进的同时，采取适配方案并逐步推进落地。

将单片式设计拆解为小芯片具有多重优势。通过将这些组件集成在统一的硅基板上，最终形成的多芯片系统可采用各自最适配的工艺节点进行制造。例如，存储芯片采用 28 nm 工艺，高性能处理器采用 7 nm 工艺，而前沿中央处理器（CPU）采用 2 nm 工艺。将所有芯片集成到单一封装中，所构建的多芯片系统性能将超越单片式设计。

标准：理想与现实

目前存在的一个问题是支撑小芯片实现广泛互换所需的标准尚未完全成熟。在设计人员能够放心使用之前，这些标准仍需在不同硅片之间完成部署、验证与测试。即便两家企业严格遵循同一套规范，边带信号、初始化步骤等细节上的差异仍可能足以导致意外失效。在兼容性得到大规模验证之前，设计团队在开发多芯片系统时仍需采取务实的方案。

理想场景通常被描述为：小芯片能像乐高积木一样自由拼接，强调其组合简便、经过验证且协同工作稳定可靠。要实现这一愿景，最终仍需依赖被广泛采纳的行业标准，使来自不同供应商的芯片能够协同构成一个完整系统。

AMBA CHI Chip-to-Chip（C2C）、Bunch of Wires（BoW）以及通用小芯片互联高速总线（UCIe）等相关计划，正致力于定义芯片间（D2D）链路的物理层与协议层规范。然而，在系统级验证、时延优化、能效、安全性，以及确保来自不同厂商的小芯片能够协同工作等方面，仍存在诸多挑战。

多芯片 SoC 的应用正在多个市场中扩展。来源：Arteris Inc.

企业可以转向多芯片系统

行业发展无法等到标准最终确定后再推进，因此设计团队正在持续开展创新。系统架构师在进行多芯片设计时主要采用以下方式：

模块化设计：将计算、存储与输入输出（IO）划分为可复用模块，采用经过硅验证、支持多种芯片间（D2D）协议与拓扑结构的片上网络（NoC）互联知识产权核（IP）。

面向互操作性构建：采用与主流电子设计自动化（EDA）、物理层（PHY）及晶圆厂合作伙伴协同验证的工具与 IP，统一小芯片设计流程，确保 IP、工具与晶圆厂之间兼容。

自动化集成：手动拼接小芯片耗时且极易出错。采用可自动定义软硬件接口并完成装配的工具，这对快速迭代与衍生设计至关重要。

在关键场景使用一致性：CPU、GPU 集群等特定功能可能需要支持一致性的小芯片与芯片间接口，进而需要使用支持一致性的片上网络。相比之下，人工智能 / 机器学习（AI/ML）加速器等功能可采用非一致性小芯片与芯片间接口。这类方案更简单、能效更高，可通过非一致性片上网络实现。

复用成熟方案：采用可在产品系列中扩展的小芯片模板，在衍生设计中将经过验证的单片芯片与全新多芯片 IP 相结合。

接受生态系统协同演进：标准完全成熟尚需数年时间。企业也才刚刚开始探索构建模块化、兼容标准的设计，为生态系统的未来奠定基础。

多芯片系统研发团队应采用模块化设计原则，使用具备灵活芯片间支持能力的成熟 IP 模块，部署自动化集成工具，并采用面向生态系统的开发流程。设计人员还应与志同道合的创新者、合作伙伴及客户协同合作，在当下打造出未来的复杂系统。

小芯片设计方案展示了如何立即构建与部署多芯片架构。它们帮助企业满足当下的性能与可扩展性需求，同时为未来实现无缝互操作奠定基础。