5W跑千亿大模型？DEEPX端侧芯片真相拆解

近日，韩国边缘AI芯片初创公司DEEPX宣布，其第二代AI加速器DX-M2完成流片，基于三星2nm GAA工艺，并凭借能效表现获得CES 2027创新奖。官方公布的核心卖点是一组极具冲击力的数字：算力80 TOPS，功耗“低于5W”，能够以10至30 tokens/s的速度运行最高100B参数的大模型，同时借助三星定制的LPDDR5X-PIM存内计算技术在模拟器上实现了6.7倍的性能提升。

单看这组数据，DX-M2似乎给出了机器人和AI PC在端侧运行生成式大模型的理想解。从架构创新上看，DEEPX敢于将最先进的2nm制程与PIM存内计算引入端侧，确实是一次大胆且极具前瞻性的探索。但若将官网规格表、内存容量的基础算术与工程实测条件交叉核验，就会发现这些指标在推向真实量产时，实际受制于严苛的硬件约束。

端侧跑大模型，最硬的物理约束除了算力，还有内存容量与数据搬运带来的功耗。DEEPX将“5W运行大模型”作为核心卖点，但查阅官网产品规格可以发现，5W有着非常严苛的限定条件，它标注的是“5W (Only SoC)”，即仅指DX-M2芯片裸片本身的功耗。 

在大模型推理中，大部分功耗来自于权重从外部内存搬运到计算单元的过程。以产品线为例，标准版DX-M2最高可外挂96GB LPDDR5X内存，仅SoC裸片标称功耗是5W，但结合大容量内存后的实际系统功耗，在CES展示中约为10W量级。

即便采用更紧凑的封装方案，功耗账依然无法回避。采用封装内内存的Pro版本（DX-M2M Pro），公布规格是总功耗8.5W，其中SoC占4.5W，DRAM占4W。这意味着，内存部分的功耗几乎与SoC本身相当。端侧芯片在宣传时强调SoC低功耗，但在实际系统落地时，工程师必须把内存的功耗一并算进去。

除了功耗口径，内存容量是另一个无法绕开的物理瓶颈。哪怕按照极致的4-bit量化，每10B参数也需要约5GB内存空间，一个完整的100B参数模型至少需要50GB以上的内存。若考虑KV Cache和运行时开销，需求还会更大。

对照DX-M2产品线，标准版外挂96GB内存可以满足，但代价是系统功耗与复杂度上升。而封装内内存的Pro版最高只有48GB，物理上无法完整容纳100B模型的权重。

面对这种硬件容量极限，工程界通常会采用“拆解计算”的思路。因此，所谓“支持100B”在工程上依赖于MoE（混合专家）稀疏激活架构。DX-M2支持的20B至100B范围，单次推理实际激活的参数大概在3B至20B之间。100B是总参数池，单次计算只调取其中一小部分，这本身是端侧应对容量瓶颈的合理架构选择。但当它被简化为“跑100B大模型”时，容易让外界误以为芯片在不变功耗下完成了全量百亿参数的计算。 

DX-M2宣传中另一个值得探讨的指标是“6.7倍性能提升”。这个数据的真实条件是：在模拟器中，将Llama 3.1-8B的特定运算卸载到三星LPDDR5X-PIM内存中执行，对比基准是DX-M2独立运行的结果。

PIM技术通过在内存内部集成运算单元，极大地减少了数据搬运，确实为端侧AI提供了一条极具潜力的破局路径。但从工程现实来看，这一加速效果伴随着显著的功耗代价。DEEPX的模拟数据同时显示，将计算卸载到PIM后，整体功耗随之上升到了2.7倍。

在绝对功耗受限的边缘场景中，同等功耗预算下的真实性能增益，必然会被大幅稀释。因此，6.7倍是一个脱离了功耗倍增前提的数据，它展示了PIM的潜力，但也划定了当前物理条件下的边界。

透过对DX-M2各项参数的拆解，我们可以看到一个清晰的行业趋势。端侧AI芯片的评价体系，正在从“峰值TOPS”向“真实工作负载下的内存带宽、容量与持续功耗”迁移。生成式模型在端侧落地，让单纯堆砌算力的叙事变得乏力。内存事务、外部带宽和持续利用率，才是决定芯片能否在特定功耗内跑通目标模型的关键。

在这一趋势下，DEEPX的架构探索具有积极意义。其设计的2nm制程、PIM存内计算、支持MoE以及零代码迁移的DXNN软件栈，在技术演进上具有前瞻价值。但官方将这些指标叠加在一起呈现出的“理想状态”，确实与现阶段量产系统的物理现实存在落差。

对于正在评估端侧AI芯片的系统架构师而言，核心的考量应该是：在目标模型真实的激活参数、目标精度和持续功耗下，这颗芯片的每token能耗和系统BOM成本是否划算。

DX-M2目前仍处于流片阶段，初步量产预计在2027年第四季度，2028年全面量产。从流片到规模出货，还有近两年的工程验证窗口。这段窗口期，正是检验架构创新能否跨越物理极限的关键时刻。在这段时间里，行业更应关注量产芯片在真实工作负载下交出的内存带宽利用率与每瓦有效吞吐，而非公布参数。