光子技术倒逼芯粒重新设计

光芯粒有望突破铜互连在带宽、功耗与传输距离上的局限，但将光子器件引入先进封装，远不止简单更换信号传输介质这么简单。随着光器件与硅芯片的距离不断拉近，二者构成一套强耦合物理系统，热效应、应力、电磁效应、对位精度与验证工作全部会互相影响。因此，光子技术不再只是元器件层面的选型问题，而是涉及裸片、封装、互连以及整套系统栈的系统级架构难题。

当前，半导体企业正把光子集成电路（PIC）和高性能处理器、交换芯片、存储裸片封装在一起，通过共封装光学（CPO）方案替代传统铜互连。与此同时，商用落地案例不断增多，超大规模云服务商与主流硬件厂商，已经将光芯粒架构用于AI数据中心的初期量产与部署。大量专项专利以及可用原型产品证明，光引擎正从科研概念走向可量产状态。

为加速技术落地，台积电推出紧凑型通用光子引擎（COUPE），这是一套面向光芯粒大规模量产的开放基础设施。台积电没有把电子集成电路（EIC）与光子集成电路（PIC）并排布置在基板上，而是采用垂直堆叠方案。电子控制芯片直接堆叠在光芯粒上方，采用混合键合技术实现连接，用铜‑铜互连替代传统焊球。台积电表示，芯片垂直堆叠缩短了信号传输距离，将寄生电阻降至接近零，数据传输功耗最高可降低85%，同时为高密度AI集群优化服务器空间。

如今行业面临的问题，已经不是芯粒系统是否需要光子技术，而是光子器件应当布置在什么位置、距离逻辑芯片多近，以及封装有多大比例需要围绕光子器件开展协同设计。光学器件距离处理单元越近，信号的延迟与传输功耗就越低。但同时，光信号也会遭遇热漂移、机械应力、电磁耦合以及验证缺口，这类问题无法依靠单个芯粒逐一解决。

“芯片架构师不能把光器件当作独立的芯粒看待。” 楷登电子杰出工程师、Virtuoso平台架构师Gilles Lamant指出，“现在行业普遍采用混合键合，情况变得更为棘手。混合键合会缩小电子芯片与光子芯片的间距，中间没有隔离层。所以在这套新系统里，光子芯粒既是干扰源，也会受到其他器件的干扰，热相关问题需要重点考量。过去中介层可以起到隔离作用，焊球也承担机械层面的功能，如今这些隔离手段都消失了。从热的角度，已经无法把两颗芯片割裂看待，二者之间是双向影响，这一点被很多人忽视。光子芯片本身会产生可观热量，热量又会影响电子器件，加速器件老化。从这个角度看，光子芯片会对电子芯片形成热干扰。两颗芯片的交界处还会产生应力。光子器件普遍对温度十分敏感，设计人员常会使用热调谐技术调整波导特性。但这也意味着光子侧的任何温度波动，都会引发故障。二者的互相影响是双向的，这正是需要对两颗芯片协同设计的原因。”

除台积电以外，英特尔晶圆代工、格芯、意法半导体、Tower Semiconductor目前都在生产光子芯片。Lamant提到，在欧洲，意法半导体正在推进混合键合方案，将电子集成电路堆叠在光子集成电路之上。“最难解决的都是系统层面问题。不存在什么神奇解法，只是数据量巨大，处理这些数据本身难度就很高。”

光子芯粒已经开始和传统硅基芯粒一同出货。Axiomise首席执行官Ashish Darbari表示：“这类产品属于异构集成方案，包含计算裸片、用于串并转换、驱动与控制的电子集成电路，还有负责调制与探测的光子集成电路，和标准互连实现共封装。Ayar Labs的TeraPHY具备符合UCIe规范的电气接口，双向光带宽可达8Tbps。Alchip与Ayar Labs基于台积电COUPE平台完成的演示方案，单加速器可实现最高100Tbps的传输速率，且对外采用标准UCIe接口；拥有超过120家成员的UCIe联盟，已经把光互连列为核心发展方向。”

这也带来了芯粒规格爆炸的难题，同时给验证工作带来新挑战。Darbari解释道：“裸片边界现在成为跨物理域的转换接口。数字域的验证已经成熟，我们可以对芯粒协议做形式化验证，UCIe适配器就可以通过形式化方法彻底证明不存在死锁与协议违规。但背后的光学子系统，目前还没有形成对等的验证规范。这种不对称 —— 经过形式化验证的电气接口，包裹着缺乏规范定义的光学子系统，值得系统架构师警惕。”

那么光子芯片究竟该如何和传统硅芯片共同组成芯粒系统？西门子EDA Calibre nmDRC产品管理总监John Ferguson解释，总体而言，光子芯片可以像3D‑IC集成里的其他芯片一样摆放。“但必须仔细考量光信号与电信号的互相转换，同时光子芯片的摆放位置需要周密规划，规避热效应与机械应力造成的信号失真。”

Arteris战略营销副总裁Guillaume Boillet认为，可以把光子芯粒理解为封装内另一颗裸片，只是依靠光而不是电子完成通信。实际使用中，只要对端的裸片间控制器采用片上网络已经支持的协议，这条光路对片上网络基本透明。“对芯粒架构师而言，真正关键的转变在于：当光互连用来实现电互连无法达成的长距离传输时，系统有效传输距离得到拓展，多裸片设计开始转向规模更大、分布更广的拓扑架构。放眼长远，片上光互连是值得关注的新兴技术，它要求全行业的片上网络架构原生适配光互连，同时不能破坏系统原有延迟指标。”

在2.5D架构中，计算、存储、电子接口以及光子芯粒并排布置在硅中介层、有机基板或者先进重布线层之上。光子领域研究者、ChipAgents董事兼顾问John Bowers表示：“这套方案技术更成熟、风险更低，可以复用现有的中介层 / 重布线层工艺，光子芯粒也能够搭配不同计算裸片复用。但电子集成电路到光子集成电路之间的金属走线会引入寄生电容与寄生电感，限制调制器的驱动速率。而在3D架构方案中，电子接口裸片可以通过微凸点、铜‑铜混合键合或其他细间距互连工艺，直接键合在光子裸片上方或下方。驱动电路与调制器、光电探测器之间的电气链路从毫米级缩短至微米级，从而支持更高的符号速率，同时降低每比特的驱动电压与功耗。这也是绝大多数共封装光学技术路线图（英特尔、台积电COUPE、Ayar Labs、博通）的发展方向。”

光子技术已经从第一代可插拔光模块阶段演进而来。

新思科技产品管理高级总监Priyank Shukla表示：“第一代方案的光电转换发生在可插拔模块内部。从结构上看，主机芯片或者交换芯片，通过印制电路板把电信号送到可插拔光模块，这也是当前已经大规模部署的形态。同时还存在另一种可插拔实现方式，无需对电子集成电路做信号重定时，电信号直接驱动光器件。依旧保留可插拔形态，但光驱动为线性模式。该方案可以节省功耗，不会引入额外时序延迟。从形态上看，器件依然可插拔，电芯片与光芯片相距较远。”

当下，近封装光学与共封装光学分为两个集成阶段。Shukla解释：“近封装光学是把光器件焊接在电路板上，电信号经过电路板驱动光器件。激光源依旧放在可插拔模块内，调制器靠近芯片，驱动电路则放在近封装光学组件中，这就是我们看到的第二阶段集成。部分业务集群也在采用近封装光学。它的优势是便于维护，但也存在热漂移等设计难题。一部分工程师选择这条路线，另一部分则转向共封装光学：激光源依旧放在外部小型可插拔器件中，其余器件做共集成。而实现共封装之后，又会衍生多种技术路线，如何实现电光集成？器件放在边缘位置，该如何取舍？”

Baya Systems产品副总裁Kent Orthner提出另一个关注点：光子裸片是封装内一类特殊的芯粒。“计算、存储裸片负责处理数据，而光芯粒本质属于I/O单元，核心任务是为封装输入输出超大带宽的数据。它通过UCIe、BoW这类标准裸片间接口与物理层实现连接；对片上网络来说，它就像一个高带宽的终端节点，需要源源不断供给数据。行业把光学器件集成进计算硅芯片之后，底层逻辑依旧不变：光器件是系统中对带宽需求极高的终端，如何保障它的数据供给，成为核心挑战。”

理想状态下，异构特性应当对上层透明。Orthner称：“不管终端是计算裸片、存储裸片还是光I/O单元，片上网络都要把它作为标准单元传输数据。模块化、可分片的片上网络，让架构师可以在系统需要的任意位置部署光接入单元，而不是强迫整个设计围绕光器件妥协。”

热相关挑战

光子芯片带来的热问题，进一步抬高了芯粒的设计难度。Orthner说：“器件层面的热行为，例如硅光环形调制器，谐振特性会随温度漂移，需要主动调谐，这类问题更多交由光子与封装团队处理，而非设计团队。但这会带来系统层面的矛盾：光控制电路希望处于低温、温度稳定的区域，而封装内部最热的单元往往就是紧邻它的计算逻辑芯片。热效应让互连布局变成协同优化问题。高负载交换电路会产生热量，不能和热敏感的硅光器件紧邻。基于软件的片上网络建模可以提前模拟热点分布，在流片之前完成布局权衡，避免到布局布线阶段才发现热冲突。我们并不直接调谐光器件，但可以把热作为架构探索阶段的核心变量。”

面对这些难题，是否意味着光芯片不适合用于芯粒系统？未必。是德科技EDA高级副总裁Niels Faché表示：“即便是纯电子电路，热效应也常常是系统性能的上限。这也是玻璃基板等新型封装技术出现的原因。如果温度上限是85 摄氏度，在没有散热手段的前提下，功率放大器的功耗只能做到几瓦，无法只依靠自然对流。采用液冷可以把温度上限提升一个数量级，消除热效应对系统的限制。光电系统也是同理。因为数据速率极高、集成密度极大，热效应会成为性能瓶颈。不仅需要完成热仿真，还要开发对应的封装散热技术，保障系统功耗需求。”

ChipAgents的Bowers解释，多重因素导致光子芯片的热问题加剧芯粒设计难度。“硅的折射率会随温度改变。温度变化会改变光相位，偏移谐振器件的中心波长。一套光子电路即便电学连接完好、电路正常工作，也可能因为谐振点和激光波长失配，直接丧失光学性能。”

在电子集成电路直接键合在光子集成电路之上的垂直堆叠方案中，会消耗数瓦功耗的驱动 / 串并转换电路，与环形谐振器相距仅微米级别，而后者需要把温度稳定在极小波动范围内。Bowers表示：“电学上这是理想方案，链路短、寄生参数低，但热层面完全相反。”

激光器进一步增加热设计复杂度。“激光器的效率、输出功率、波长以及寿命都和温度强相关。把激光器放在高功耗处理器旁边，会提高散热要求，还会造成激光波长与光子滤波器之间的互相干扰。温度变化还会造成封装材料热胀冷缩。硅、有机基板、玻璃、底部填充胶、铜、粘接剂、光纤以及III‑V族材料，热膨胀系数各不相同。”Bowers指出，“液冷会形成陡峭温度梯度，散热硬件也可能靠近敏感的光学接口。散热方案既要为处理器与激光器散热，又不能给光子裸片、光纤组件施加过大机械应力。光纤耦合、光连接器耦合都依赖和光波导的对位，并且对温度敏感，全工作工况下都要保证高耦合效率。因此热设计必须覆盖完整系统：裸片堆叠结构、中介层、基板、盖板、热界面材料、冷板、光连接器、光纤布线以及风冷或液冷环境。”

西门子的Ferguson称，热对光信号的影响大于传统电信号。“但这不全是坏事，热量也可以用来实现目标信号特性。光子芯片内部经常集成加热器与传感器。传感器检测温度是否会引发信号失真，一旦出现异常，就反馈给加热器完成补偿。”

Axiomise的Darbari对此表示认同：“电子堆叠中，热影响性能与可靠性；光子芯粒中，热直接决定功能正确性。硅基微环谐振器温度每变化1摄氏度，波长偏移约70‑80皮米。波分复用阵列内部出现小幅温度波动，就会带来显著漂移与串扰，主动热控制已经成为行业标准方案。最大热源往往是相邻的计算ASIC，而非光子裸片。因此CPO架构需要热隔离、主动温度稳定，部分场景还需要封装级微型冷却器。”

由此引出三大协同仿真维度：热、电磁、机械，三者之间双向耦合。Darbari表示：“芯粒摆放位置成为功能规格参数，散热方案上升到架构定义阶段。验证层面，可以把正确性理解为假设‑保障契约：封装保障温度区间，调谐环路保障在此区间内完成锁定。电子集成电路内部的补偿逻辑属于数字电路，是安全关键模块，如今可以用形式化工具完成证明。这一点十分必要，调谐伺服电路的边界条件bug，在实际系统里表现和物理失效几乎一模一样。”

热与验证约束，进一步引出架构层面的核心问题：光器件物理上应当布置在距离计算、存储、控制逻辑多远的位置。

系统中的光子芯片

数据速率的提升，是行业采用光子技术的核心驱动力。芯片工作频率迈向太赫兹，电互连已经无法满足需求，推动行业向光互连过渡。是德科技的Faché提到：“处理超高数据速率时，光子技术是数据中心与AI基础设施的关键赋能技术。大量信号处理依旧在电子集成电路内依靠电信号完成，但跨系统通信场景，就需要完成电光转换，依靠光信号传输。光传输功耗更低、发热更小，同时可以支撑极高的数据速率与带宽，因此各大超大规模云服务商以及整个产业生态都高度重视该技术。”

但光波导无法依靠工艺缩小实现性能提升，光子芯片的面积通常偏大。因此很多设计会把光器件放在堆叠靠下层。西门子的Ferguson说：“除加热器与传感器之外，逻辑器件可以嵌入，距离足够远时，对光学特性影响有限。这些逻辑器件可以完成信号转换，也可以充当中介层，把信号从基板传递到上层芯粒。上层芯粒的摆放需要谨慎评估，机械应力同样会显著影响光学性能。”

短期来看，光学器件会布置在封装边缘。Orthner表示：“共封装光学将替代可插拔模块，服务纵向扩展与横向扩展链路；计算与短距离互连依旧采用电互连。长期来看，光电的边界会向内收缩：光器件越来越靠近计算单元，原本的电互连链路逐步改为光互连。最终目标是系统解聚合，依靠光技术把一个或多个机柜整合成一套超大系统，实现内存池化，构建更大的相干或半相干域。万变不离其宗的是片上网络：单裸片内部跳转为电互连、裸片间为电互连、封装外为光互连，但对外要呈现统一的系统视图。光不会取代片上网络，而是拓展它的传输边界。能够胜出的片上网络，从设计之初就要支持从单裸片无缝扩展到多裸片，这正是光技术倒逼行业做出的改变。”

黄仁勋在2026台北电脑展上说得很贴切：“能用铜就用铜，必须用光的时候再用光。” 二者是根据距离取舍的共存关系，而非替代关系。

Darbari介绍：“英伟达Rubin平台机柜内的NVLink依旧使用铜互连；Feynman时代，约2028 年才会推出共封装光学NVLink。封装内部互连会长期维持电互连。封装到封装、机柜级互连才是光互连真正落地的场景；机柜间传输本就一直采用光。新的变化在于，光互连不再是硅芯片设计完成之后才考虑的网络方案。光器件与ASIC的物理距离，成为决定功耗与延迟的核心抓手。计算裸片、封装、互连必须从最开始就协同设计，协同设计的每一处边界，都要有足够严谨的规格定义，方便开展验证。”

光子技术架构设计思路

最后，针对计划引入光子技术的芯片架构师，提供若干切入思路。

Darbari建议从流量特征出发，而不是盯着技术本身：“如果瓶颈出现在封装传输距离，就评估CPO或者NPO光芯粒。机柜之间的传输天然适合光。把互连看作标准化选型。基于UCIe电光边界做架构设计，可以把光引擎作为经过验证的芯粒IP采购，不必从零搭建光技术团队。同时把验证、热设计算作架构工作，而不是流片前收尾环节。像定义协议契约一样严谨定义电光边界：光引擎的保障指标、工作温度区间、误差范围。我们做芯粒接口形式化验证时，大部分严重bug都出现在边界，双方团队都默认对方完成了行为定义。跨电光域的边界，会放大这类风险。优先验证当下可以验证的部分：电子集成电路控制逻辑、UCIe接口、调谐状态机都是数字电路，可以用现有形式化工具完成证明。不要等到光子验证工具达到数字验证同等成熟度才行动。提前介入，用形式化验证的规范去定义供应商需求，不必等待工具完备。”

Orthner则建议从系统层面入手，而非器件层面：“先梳理数据流，明确带宽、延迟、功耗预算，找出真正需要穿出封装的链路，这些才是光互连的候选对象。再对流量分类：哪些需要缓存一致性、对时序敏感，哪些属于大流量数据流。完成以上步骤之后，再去挑选具体光子器件。从项目初期就把互连作为核心设计对象，由数据流量决定光器件的部署位置，而不是上来就思考‘光器件该放哪’。梳理真实的数据流转路径，优化端到端吞吐量，让片上网络可以按线速供给光链路，避免光链路带宽闲置。软件驱动的架构探索，可以在数小时内完成端口数量、拓扑、光I/O挂载位置的权衡。在确定布局布线之前，就完成互连的正确性验证。”

Bowers认为，硅光有机会应用在各类大容量交换芯片、高速GPU、TPU、处理器以及高带宽内存场景，前景广阔。“在着手光子集成电路设计前，先明确为什么要用光互连。是为了封装边缘的带宽密度（裸片间纵向扩展）？板卡之外的长距离传输（机柜级）？还是特定速率下的功耗优化？答案决定产品定位，不同定位对应的设计方案、合作方、项目周期差异巨大。”