寒序科技，重新发明“HBM”

进入大模型推理的下半场，存储再次回到计算架构的中心。

以三星为代表的DRAM-PIM 路线，尝试把特定运算下沉到内存；以 Groq 为代表的 SRAM LPU 路线，用大容量片上 SRAM 承载权重；寒序科技选择 Persistent MRAM，把模型权重驻留与矩阵向量计算放进同一颗Compute-Memory Die。三条路线的器件基础、工艺边界和系统形态各不相同，却指向同一个问题：进入大模型Decode 阶段后，权重究竟还要搬多远？

近日，寒序科技正式公布uHBM^® 与 uLPU™ 推理计算架构及产品路线，产品形态从 uHBM^®-Die、uLPU™-Chip，延伸至 Module、2U Tray 和 Rack。首代完整工程产品目前进入流片前收敛，未来两年将重点推进工程实现与量产。作为国内首家MRAM 计算公司，寒序此次发布的意义，在于把磁计算从验证芯片进一步推向一条完整产品路线。

Decode 阶段，权重搬运成为主角

大模型Prefill 阶段可以并行处理较长的输入序列，计算密度相对较高；进入 Decode 阶段后，系统开始逐个生成 Token。对于 FFN、MLP 和 GEMV 等典型负载，每一轮计算只输入规模相对有限的激活向量，却需要反复读取本轮参与计算的大规模模型权重。

一颗FP4 权重只有 4 bit。单次读取几乎微不足道；当几十亿颗权重伴随每一个 Token 被重新读取，数据搬运便会持续占用显存带宽、封装接口和系统功耗。

HBM3E 持续提高存储与 GPU 之间的接口带宽，权重仍需跨越存储与计算之间的物理边界。对于对话式 AI，这段路径影响首字延迟和单用户生成速度；对于机器人、智能驾驶等交互系统，它还会进入感知、决策与控制的实时闭环。

寒序把问题进一步收窄：如果权重能够长期驻留在计算附近，每个Token 真正需要移动的数据，就能从高维权重矩阵缩减为低维激活向量。

磁计算的第三条路

DRAM、SRAM 和 MRAM，正在给出三种不同的计算存储答案。

DRAM-PIM 可以利用 DRAM 的容量基础，把部分计算进一步推近存储阵列，其工程边界由 DRAM 工艺、刷新机制、数据组织和可集成算子共同决定。SRAM 拥有低延迟和高片上带宽，适合构建确定性较强的数据流架构，代价则体现在芯片面积、容量和系统扩展成本上。Persistent MRAM 提供另一种器件组合：模型权重写入后可长期保存，权重读取与计算阵列能够在更近的物理位置结合。大模型推理中的权重读取频率远高于权重更新频率，这一读密集特征与MRAM 权重驻留具有天然的架构匹配。

寒序已建立的先发位置，覆盖从MRAM 器件到 Compute-Memory Die，再到推理芯片和系统的整条链路。

u，是 Ultra的意思

uHBM^® 的基本单元，是一颗集成 Persistent MRAM 与矩阵向量计算的Compute-Memory Die。模型权重完成加载后驻留在片内；Decode 时，激活向量进入 Die，在片内完成权重读取、矩阵向量乘和局部归约，再将低维结果送往后续计算单元。

权重留在片内，计算发生在权重旁边。这就是寒序所定义的Weight-Resident Compute。uHBM^® 中的“u”取自 Ultra，首先指向 Ultra-High Bandwidth，也强调带宽发生位置的变化：高带宽读取从存储器与计算芯片之间，进一步进入权重所在的 Die 内。

uHBM^® 属于寒序对 Compute-Memory 产品架构的命名，与 JEDEC HBM 的 DRAM 世代命名分属不同体系。它延续 HBM 以高带宽服务计算的产品目标，底层介质与数据路径则转向 Persistent MRAM 和片内计算。

寒序将这项产品概括为一句话：重新发明HBM。

接口与封装，决定一颗Die能否进入系统

一项计算架构要成为产品，还需要回答它如何进入现有GPU、NPU、端侧主控和云端系统。

寒序给出的uHBM^® 接口规划包括四个方向：面向 UCIe 标准封装集成与先进封装集成的两类形态，以及面向低功耗板级连接和高带宽独立连接的 LPDDR5X、GDDR7 形态。

在封装层面，路线从标准封装内集成延伸至以中介层或桥接结构为代表的先进封装集成。前者关注成本与兼容性，后者缩短Chiplet 间链路，面向更高密度的 Scale-Up。

这组方案表达了一个清晰的工程思路：uHBM^® 可以作为计算存储单元，与现有 GPU、NPU 组合，也可以进入寒序自研 uLPU™，从端侧一路扩展到云端系统。

从一颗Die，走向一座Rack

围绕uHBM^®，寒序进一步展开 uLPU™ 产品路线：

uHBM^® → uLPU™ → uLPU™-Tray → uLPU™-Rack

在端侧形态中，uHBM^® 可与 NPU 组合，由 NPU 承担 Prefill、Attention、KV Cache、动态算子及系统控制，高带宽敏感的 FFN、MLP 和 GEMV 在 uHBM^® 内执行。面向云端，uHBM^® 可与 uIO Die 组合，通过高速 Chiplet 接口构建 Scale-Up，并继续接入 Scale-Out 网络。

Module 与 2U Tray 将芯片转化为可部署计算单元；多个 Tray 进一步组成 Rack-Scale Inference System。由此，Weight-Resident Compute 从一颗Die 延伸到端侧芯片、服务器和整座机柜。

三年磨一剑，先发优势落在硅片上

寒序科技成立于2023 年 8 月。2024 年初，北京市科委项目立项，团队围绕超大带宽、Persistent MRAM、权重驻留和片内矩阵向量计算持续推进验证。

在刚刚举行的Hot Chips 2026上，三星发布了LPDDR5X-PIM产品，NVIDIA也首次完整展示了GPU与Groq LPU协同推理的方案：GPU处理Attention和KV Cache，LPU驻留模型权重并执行FFN。

这些方案都在解决同一个问题：大模型进入Decode阶段后，如何减少权重搬运，让存储带宽真正转化为Token生成速度。

在Hot Chips 2026之前，寒序已经围绕这一方向完成了验证芯片、系统原型和知识产权布局。

在北京市科技计划支持下，寒序完成了高带宽AI推理验证芯片SpinPU-ED01的流片、回片和第三方检测。样片集成120个MRAM Bank，实测片上访存带宽密度达到0.105 TB/(mm²·s)，并完成端到端模型推理与24小时稳定运行。

今年3月，寒序提交了两项高带宽推理发明专利申请，并于6月公开。

第一项专利围绕MRAM权重静态驻留、固定节拍读出、激活向量流式输入、多Bank并行计算和结果累加展开。权重在推理过程中持续驻留于MRAM阵列，外部接口只接收激活向量并输出结果向量。

第二项专利进一步覆盖Transformer Decode阶段的系统分工：主处理器负责Attention、KV Cache及其他动态计算，卸载子系统执行FFN等权重密集型线性层，主处理器与卸载子系统之间传输激活和结果，不再反复搬运完整权重。相关方案覆盖UCIe、LPDDR、PCIe、CXL、RDMA、以太网等接口，并延伸至封装内、板级和网络级多芯片扩展。

其中，LPDDR等标准接口下的近存计算方案，与三星此次公开的LP-PIM方向形成呼应；主处理器负责Attention、卸载子系统负责FFN等线性层的分工，也与NVIDIA此次公开的GPU与LPU协同架构相互印证。

未来两年，大量招募人才并走向量产

未来两年，寒序将工作重心放在工程实现与量产。围绕uHBM与uLPU，寒序同步启动新一轮全球人才招募，重点寻找具备以下经验的核心研发人员：

• SoC架构、数字设计、PPA与物理实现；

• AI编译器、Runtime与多芯片任务调度；

• UCIe、SerDes、Scale-up与Scale-out互联；

• 先进封装、芯片供电与热设计；

• 服务器、Tray及Rack级系统研发。

寒序也欢迎来自GPU、NPU、交换芯片、高性能计算、通信、航空航天和复杂电子系统领域的工程人员加入。团队支持北京、上海、深圳、横琴及北美多地协同。

Samsung和NVIDIA已经完成了最重要的一轮市场教育。

寒序接下来把时间留给流片、回片和系统。

从一颗Die，到一座 Rack。磁计算真正值得期待的阶段，刚刚开始。