高温、CMP工艺难题挡路，HBM5混合键合量产延后

随着高带宽存储器（HBM）堆叠层数持续增加，行业原本预计下一代封装方案——混合键合（HB），将伴随HBM5正式落地。但工艺控制难题与成本壁垒，正在推迟这一技术的落地时间。与此同时，热管理正成为存储行业的核心瓶颈。

韩国存储行业消息人士表示，尽管企业频繁对外公布混合键合的研发进展，但HBM5的量产落地难度依旧极大，技术导入进程持续延后。

不同于传统热压键合（TC bonding），混合键合取消微凸点与底部填充材料，实现铜‑铜直接互连。这项先进封装技术能够大幅缩小芯片之间的间距、提升输入输出（I/O）密度；同时去掉低导热的底部填充层，散热能力得到改善，是未来超高堆叠HBM架构的关键技术。

两大技术障碍

虽然前景可观，但混合键合面临两大棘手的技术难题。第一，化学机械抛光（CMP）工艺很难在整片晶圆上实现研磨深度均匀。行业标准要求将碟形凹陷控制在5纳米以内，同时还要严格避免介电层被过度刻蚀。

第二，标准混合键合需要约300℃的工艺温度，但DRAM存储单元在此温度下会出现性能劣化。这就迫使厂商把键合温度目标降至约200℃；低温会抑制铜的热膨胀效应，进一步加大CMP工艺难度。两项条件相互制约，导致技术成熟进度缓慢。

成本壁垒与标准放宽

除技术难题之外，成本也是一大阻碍。混合键合的加工成本预计达到热压键合的3‑5倍；导入配套设备还需要对工厂布局、产线流程进行彻底改造。在良率与产能没有保障的前提下，存储厂商缺少采用该技术的经济动力。

与此同时，JEDEC固态技术协会放宽了HBM封装厚度限制，间接降低了市场对混合键合的迫切需求。HBM3E的标准厚度上限为720微米，HBM4已经提升至775微米。

JEDEC目前正在讨论进一步放宽HBM5这类20层堆叠产品的厚度规格，目标区间为900‑1000微米。约束条件放宽之后，市场不再迫切需要压缩芯片间的间距。叠加英伟达等核心客户对超高堆叠HBM的需求趋于保守，行业预测，至少到HBM4E世代，12层堆叠方案仍将是主流。

过渡散热方案

设备行业业内人士透露，SK海力士与三星电子近期分别推出iHBM、铜导热通路块（HPB）两套过渡散热方案。在混合键合技术尚未就绪的阶段，这两项技术将作为HBM5及后续产品的过渡方案。

三星的HPB技术在HBM堆叠内部构建导热通路，快速导出芯片到芯片物理层（D2D PHY）区域产生的大量热量。该技术已经在HBM4E上完成验证，硅基版本将用于HBM5。

SK海力士的iHBM则在封装内部直接嵌入具备绝缘特性、高导热的硅制集成散热元件（ICE）。该方案可以沿用现有的晶圆级封装（WLP）、大规模回流模塑底部填充（MR‑MUF）工艺，同时将热阻降低约30%。

两套技术均针对D2D PHY层带来的散热压力。分析师表示，短期来看存储厂商更倾向风险更低的方案，混合键合会作为中长期技术目标，只有当I/O密度翻倍这类硬性架构需求无法回避时，才会正式导入。

即便如此，三星子公司SEMES研发中心负责人、高级副总裁Hyun‑Ho Do指出，随着堆叠层数不断提升，热压键合终将触及物理极限，从长期来看，向混合键合过渡是必然趋势。