2nm时代，多芯片组件成为主流

多芯片组件与异构集成正在成为高端服务器与高端边缘设备的标配，这给沿用已久的设计和制造流程带来广泛变革，同时催生大量创新与配套技术，其中不少技术仍处在研发阶段。

这场备受期待的技术变革，核心驱动因素是：单块光刻版尺寸的裸片，已经无法集成足够多晶体管，来满足数据密集型AI工作负载的性能需求。过去，业界依靠缩小数字逻辑尺寸提升性能，让单颗裸片内部可以容纳更强的计算能力。但如今，对处理速度的需求已经远远超过晶体管与导线的缩放能力，形成单靠缩小工艺特征尺寸无法填补的性能缺口。

智能体AI的快速普及进一步加剧了这一局面。生成式AI主要依靠大量GPU堆叠，而智能体AI除GPU与各类加速器之外，还需要CPU来调度智能体在高度定制、动态变化的工作负载下运行。由此衍生出海量变量与方案需要评估，以至于就连芯片架构验证，都要借助AI完成，以此保障设计出来的芯片能够制造、可测试，并且在集成到大型异构系统之后仍具备实用价值。

“整个行业正迎来充满机遇的全新发展阶段。” 泛林集团先进封装技术总监Prahalad Parthangal在SEMI战略材料大会的演讲中表示，“AI如同一股浪潮，席卷众多行业。每一类新模型、每一项新应用，都对芯片提出更高要求。随着大模型训练、实时推理持续发展，边缘AI传感器大规模部署，各类设备内部的硅芯片规模与复杂程度正呈指数级增长。”

众多工程团队的目标是将每瓦性能至少提升两个数量级。想要实现该目标，芯片行业需要完成全方位重构。一方面要扩充计算面积，当前主要依靠芯粒与先进封装，同时出于功耗考量，逻辑工艺还需持续微缩。另一方面，尤其当AI向边缘端迁移时，存内计算、近存计算、传感器内部预处理技术会得到更多应用，以此削减待处理的数据量；同时会采用参数更精简的小语言模型，依靠更定向的数据实现更快输出，还会对各类大模型做量化与剪枝处理。

“逻辑计算的缩放，正从单片大芯片，转向异构集成的芯粒架构。”Parthangal说道，“系统、封装内每一个组成部分，所需要的创新节奏都和过去截然不同。每一代产品复杂度持续提升，倒逼我们开发新材料、新架构以及更大型、更先进的封装技术。”

芯粒的由来

顾名思义，芯粒最初的设计思路，是把一整块裸片切分为多颗小裸片，以此提升良率。2011年赛灵思Virtex‑7平面芯片就是出于该思路，由四颗芯粒通过中介层互连。但时至今日，行业的优先级已经发生改变。

如今很多芯粒尺寸已经接近甚至达到光刻版最大面积，通常依托2.5D/3.5D架构，通过中介层、基板，或是一颗及以上桥接芯片，与其他芯粒、存储器互连。为容纳更多芯粒、实现更高性能，中介层的尺寸也越做越大。事实上，现在晶圆厂与封测厂谈及光刻版限制，大多指的是尺寸大幅增大的中介层，而非EUV固定858平方毫米的光刻曝光面积。

“中介层的尺寸增长十分显著。” 日月光集团企业研发副总裁C.P. Hung在SEMI战略材料大会演讲中表示，“现在我们用到5.5倍尺寸，后续还会出现9倍、12倍乃至40倍。所有先进封装都起步于2.5D，但业界也意识到，整套器件全部搭建在中介层之上，会带来极高成本，中介层本身的尺寸也十分庞大。”

图1：中介层尺寸越大，成本越高。

这也解释了为什么2.5D封装目前主要落地在大型数据中心。面向数万台服务器定制开发的多芯片组件，可以形成规模效应，但这套模式很难复制到其他场景。行业需要持续推出经过硅片验证的创新方案，最好还能兼容现有制造与先进封装流程，以此压低整体成本。

过去，大量技术演进依靠数十家企业协同制定《国际半导体技术路线图》（ITRS）共同推进。该路线图在2015年终止，原因是平面器件缩放已经无法持续带来功耗、性能、面积上的收益。次年，它被《国际器件与系统路线图》（IRDS）取代，IRDS的研究范畴覆盖封装方案、新材料、量子计算、良率提升、光刻技术等诸多方向。

目前部分研发工作已经稳步推进，不同技术之间也开始融合，这是跳出单一企业、实现规模化量产的必要环节。重点不再是开发某一款芯片或者某一项技术，而是打造一套可以被全行业复用的方法与工艺，只有这样才能实现规模效应。例如有机中介层、玻璃中介层是硅中介层的低成本替代方案，但难点在于配套材料与工艺，要实现稳定、可靠的加工制造。

中介层替代方案逐步受到重视

但新技术的验证与落地需要时间。半导体行业风险容忍度极低，晶圆厂生产出错，或是产品流片后在客户端失效，代价都极其高昂。行业早在2010年就开始研究有机中介层，希望以此替代硅中介层，但受限于热膨胀系数失配、柔性材料加工难题，互连密度远低于硅，一直没能大规模普及。

与之类似，佐治亚理工学院Rao Tummala教授与Venky Sundaram早在2011年就开始研究玻璃中介层。但直到最近几年，玻璃才被视作硅中介层的替代选项。玻璃最大短板是脆性，在加工多层互连通孔时需要特殊处理。但玻璃寄生参数优于硅，表面平整度极高，非常适合先进封装。

还有一种方案彻底舍弃中介层，依靠高密度扇出结构中的重布线层（RDL）实现布线互连。但过去该方案的互连密度显著偏低。通过集成桥接芯片可以改善现状，桥接芯片能够实现比重布线层更高的互连数量。

“重布线层可以做到3层、6层、9层，现有原型甚至达到12层、15层。” 日月光的Hung表示，行业正在讨论用桥接芯片替代多层高密度重布线，剩余低密度扇出部分仅靠1‑3层重布线层完成。

图2：在扇出封装中引入桥接芯片提升性能（右上角）。

散热技术创新

散热是封装领域最棘手的难题之一。大型数据中心中，封装内部逻辑密度持续走高，逻辑利用率达到70%‑80%，散热压力进一步加剧。作为对比，千禧年前后服务器利用率仅5%‑15%，依靠风扇就可以完成散热。

现如今没有单一方案可以彻底解决散热，芯片厂商需要组合多种手段：服务器机柜液冷、芯片内部微流道、直接冷却、冷板、浸没式冷却、蒸汽盖板、TSV散热通道等。如果以上手段仍不满足，还会采用棋盘式降频等节流策略，交替开启、关闭部分晶体管或模块。

两相冷却是一种新兴方案，将低沸点非导电液体在闭环回路中输送至冷板表面，液体受热汽化，之后再冷凝变回液态，整合多项散热技术。

“两相冷却时代正在到来，它可以大幅降低热量导出的界面热阻。” 安靠科技业务单元高级副总裁兼幕僚长David McCann表示，“液体直接在散热表面汽化，温度可以保持恒定。流动产生强湍流，有助于热量被介质带走。这将是下一轮重要技术变革。模块功耗暴涨，散热已经成为巨大挑战。我们在上电测试时对此深有体会。这需要测试方案设计方、制造方协同配合，分时段开启芯片不同模块，避免热量超出测试承受上限，测试程序必须把这些因素纳入考量。”

优秀的布局规划同样可以改善散热。“借助多物理场仿真，在布局阶段，即便设计出现一定偏差，我们现在已经可以提前定位热点，反馈给芯片设计团队，提示需要调整布局、重点关注对应区域，仿真建模技术本身也得到巨大提升。” 英特尔代工厂组装测试技术开发部门半导体研发副总裁Lalitha Immaneni说道。

同时，行业也在开展大量研究，进一步简化各类工艺、降低技术风险。

“散热团队正在研究多种散热方案，包括集成式均热板以及直接覆盖在均热板上的新型材料。”Immaneni表示，“器件翘曲与散热将是两大核心难题。行业广泛讨论液冷与热界面材料，与此同时，合理的布局规划也能起到缓解作用。”

全新堆叠技术路线

并非所有堆叠都采用垂直堆叠。IBM研究院开发了一套混合方案，利用斜面边缘实现晶体管斜向堆叠，减少金属布线通道，以此提升晶体管密度：性能提升50%，能效提升70%，SRAM容量提升40%。IBM预计该技术将在2030年代初投入量产。

图3：基于 “纳米堆叠” 的斜面设计。

“我们将为N型场效应管、P型场效应管，上层晶体管、下层晶体管采用不同衬底，再配合标准单元库布局创新，首次实现三轨（3T）单元库设计。”IBM研究院全球半导体研发副总裁Huiming Bu称，“目前行业最高水平为五轨，之后向四轨演进，再到三轨，这是第一项关键创新。”

5T单元主要用于2nm GAA工艺，兼顾布线能力与面积密度，广泛用于3nm、2nm设计。3T单元单元高度更低、占用面积更小，可以实现更高密度；但器件尺寸极小，会带来电源轨漏电难题，IBM称已经解决该问题。

“第二项创新在于上层、下层晶体管的材料创新，为性能提升打开空间。第三项创新：传统堆叠设计可以自上而下访问晶体管两侧；而CFET堆叠对齐之后，只能访问顶层晶体管的顶端、底层晶体管的底端，其余互连只能走侧向布线，占用大量版图面积，降低设计效率。我们可以在晶圆上下两面同时布置信号布线与电源布线，在不增加堆叠层数的前提下，至少实现三代纳米堆叠迭代。”

Bu表示堆叠层数最多可以拓展至四层，需要搭配更完善的热传导方案，结合微流道液冷、热通孔，还可能采用导热性能更好的全新衬底材料。

“过去先进设计依靠设计‑工艺协同优化（DTCO），但这套体系已经不够用。我们必须把力学、热学纳入协同优化。力学问题不能事后补救，必须从技术源头考虑。力学稳定性与导热能力是必须攻克的核心创新点，我们正和EDA合作伙伴协同开发对应设计方案。”

图4：IBM亚1nm技术的原子级观测。

芯粒

芯粒从2011年就已经用于量产芯片，但发展节奏一直偏慢，并非行业缺乏兴趣。2017年美国DARPA推出CHIPS项目，希望依靠标准化组件缩短芯片开发周期。

但把芯粒集成进先进封装，远比拼接乐高积木复杂。迄今为止，绝大多数芯粒方案都属于定制化设计。除标准化I/O接口、高带宽内存之外，成熟商用芯粒市场尚未形成。但芯粒的需求客观存在，只是目前主要被大型系统厂商使用，在AI数据中心落地高度定制化方案。

“我们研究过芯粒，乍看之下是近乎完美的架构。”Arm云AI客户工程副总裁Robbie Williamson称，“行业也存在相关互联标准与产业联盟。但英伟达、我们、谷歌各自方向不同，很难达成统一。深入对接客户之后会发现，实际成本会高于预期。芯粒的可复用性同样存疑，这些都是行业仍在解决的问题。”

底层矛盾在于，当芯粒被封装在先进封装内部，必须结合周边物理环境完成完整特性表征，需要考量噪声、热量、振动、电压波动等物理效应，同时还要匹配实际运行的工作负载。上述任意因素，都会影响芯粒利用率、芯片面积以及整套系统的每瓦性能。

定制化芯粒虽然可以实现最优效果，但对绝大多数应用来说成本过高。大型系统厂商可以承受高昂成本，换取更高性能、更短落地周期，以此构筑竞争壁垒。但即便是头部企业，如今也面临成本压力，开始把内部自研的芯粒对外输出，包括谷歌TPU、Meta推理加速器、亚马逊CPU与AI训练推理芯片、微软训练推理加速器。这些自研芯粒能否在市场中和其他厂商竞争，结果尚不明朗。

宝马、斯泰兰蒂斯、大众、Rivian、特斯拉等大型车企，也在开发芯粒架构，希望在全系车型中灵活选用不同芯粒。与此同时，行业也在探讨能否采用通用性更强的硬件，搭配虚拟化层或者统一编程接口。

但芯粒只是复杂多芯片组件中的一环，需要结合系统场景才能发挥价值。性能会随使用场景、部署位置、业务目标产生巨大差异。整套系统还需要一套数据收发、访问的优先级调度机制。

“开发芯粒时，我们需要和合作方深度沟通。”Imagination Technologies产品管理副总裁Kristof Beets表示，“不同模块之间的数据吞吐量有多大？如何保证带宽充足、延迟可控，保障产品可以实际工作？如果全部是本地数据，体验接近普通SoC。但访问主存需要经过三四次跳转，每一次跳转都要消耗数百个时钟周期，问题就会变得十分棘手。”

大规模仿真带来巨大变革

芯粒只是多芯片组件中众多互相耦合的器件之一。过去处理这类复杂问题，只能依靠反复迭代、部门壁垒分明、耗时漫长的开发流程。如今算力大幅提升，芯片厂商可以借助强大算力，暴力求解复杂设计与制造难题，实现全流程端到端打通。

“我们对仿真背后的物理机理理解更加透彻。” 泛林集团Semiverse Solutions企业副总裁、首席AI官David Fried称，“我们持续发现新物理效应，并且利用这些效应实现工艺优化。我们对物理机理的理解、计算能力都大幅提升。如今投入的算力，已经可以支撑仿真按小时、按天输出预测结果。仿真曾经偏向学术研究，过去完成一套仿真验证机理，往往要耗费九个月。现在一小时就可以完成二十年前学术界都难以想象的计算任务。仿真与虚拟化技术的飞速进步深刻改变研发模式。就在10‑15年前，这类任务几乎无法完成，需要海量内存、算力，算法也不够成熟，甚至没有人尝试。”

虚拟晶圆厂加速工艺开发

各类器件与制造流程的协同调度也在走向自动化，催生出晶圆厂技术协同优化（FTCO）这一新概念，相当于面向制造环节的系统‑芯片设计工艺协同优化。

“TCAD技术中已经积累大量多物理场求解器。”Silvaco公司CEO Wally Rhines表示，“现在出现两大变化：第一，工艺复杂度持续上升，想要得到最优工艺参数，需要测试海量变量；第二，流片周期被拉长，在晶圆厂制作原型样片动辄耗时数月。大量开发分析工作必须迁移到虚拟环境完成。行业迫切需要针对特定工艺搭建代理模型、机器学习模型或者数字孪生，采集大量真实数据完成模型训练。我们会执行数百次查询，判断0.1摄氏度级别的温度变化是否最优，同时兼顾十余个其他变量。”

数十年来一直存在一大难题：产业各方如何在不泄露自有知识产权的前提下共享数据。目前虽取得一定进展，但并未完全解决。“行业整体走向机器学习模型，构建模型需要海量合成数据，同时必须依靠真实物理数据完成校准。但半导体行业企业都不愿对外开放自身实测物理数据。”Rhines说道。

工艺持续微缩

以上所有技术演进，并不意味着器件微缩不再重要。传统工艺缩放仍在继续，但已经不是唯一路径。实际上，多芯片组件内部往往集成多种工艺节点的处理单元，最高优先级的计算任务交给最先进工艺完成。

晶体管密度依旧可以提升处理速度，只是性能增幅不如过去单纯依靠工艺缩放的时代；同时缩短信号到SRAM的传输距离，这对L1、L2缓存至关重要。但SRAM缩放已经遇阻，又没有其他存储器可以替代，因此需要权衡数据是存放在SRAM还是片外DRAM，削弱了特征尺寸缩小带来的收益。不过每一代工艺依旧可以降低功耗，对算力密集型AI尤为关键。

进入2nm及以下节点，各类问题进一步叠加：工艺偏差、电路老化加速、噪声与电压波动更加敏感、栅极漏电更难控制，这还只是一部分挑战。

“2nm及以下节点，3nm、4nm遇到的各类难题进一步恶化放大。” 新思科技工程副总裁Kostas Adam表示，“其中一项挑战来自掩模计算量，计算掩模图形需要巨大算力，成为制造端全新的重大难题。晶圆厂需要在先进节点实现高良率，同时控制成本。如果能够减少多重曝光，就可以降低成本、简化制造。但先进节点下很多场景无法规避多重曝光，必须依靠各类技术手段应对。”

工艺全流程对精度的要求变得极高。“另一个难点是精确实现目标尺寸。”Adam称，设备大体上沿用7nm、5nm、4nm世代的DUV、EUV设备，大量压力转移到计算优化，通过运算得到最优掩模，送入光刻机之后获得最大工艺窗口，工艺窗口直接决定良率。我的团队一直在攻关下一代节点所需的高级计算与优化，同时控制算力开销，当前算力消耗已经高得惊人。一块完整光刻版大小的芯片，单块掩模就要消耗约100万CPU小时。像中间金属层这类难度较高的掩模，单块就是100万CPU小时；一款产品如果有10‑20层这类高难度掩模，就要消耗2000万CPU小时。如果一家代工厂每月处理10款产品，每月算力消耗达到2亿CPU小时，折算为每日650万CPU小时。这需要数据中心部署约30万计算核心，按单机架功耗15千瓦计算，相当于120个机柜。我们面对的计算任务十分艰巨，行业期待精度进一步提升，同时不能延续上一代的算力开销。”

结语

好消息是，上述各类难题都已经存在或者即将出现对应的解决方案，可选技术路线丰富，未来还会涌现更多新方案。短期来看，部分技术落地受限于晶圆厂、封测产能，能够用上先进节点的企业会被限制，但未来五年该局面会逐步缓解。

长远来看，核心问题不在于尖端技术能否普及，而在于行业如何结合不同地区、细分市场、工作负载，合理选用繁多的技术方案。人形机器人、数据中心、智能手机对半导体的需求截然不同；中国AI数据中心与美国AI数据中心，在功耗层面的侧重点也会存在巨大差异。

如今可供选择的技术方案越来越多，组合方式、应用场景也持续拓展，未来数十年，可选路径还会进一步增加。