存储三雄，亮出HBM底牌

高带宽内存（HBM）技术正走到重要转折点，面对大模型带来的带宽、功耗、容量多重挑战，HBM的技术演进方向在发生明显变化。Hot Chips 2026大会上，三星电子、SK 海力士、美光纷纷抛出自家下一代HBM技术方案，他们的技术选择也是行业关注的焦点。

当AI算力的军备竞赛还在GPU算力上卷生卷死时，三星已经把目光投向了更深层的瓶颈——数据搬运的速度追不上计算的速度。

在Hot Chips 2026大会上，三星直接甩出了一份颠覆行业的HBM进化路线图，靠着先进逻辑工艺重构HBM的底层架构，一步步把传统只能做数据转发的内存基底，变成和AI计算核心深度绑定的智能搭档，甚至最终拿出了直接把DRAM3D堆叠在计算芯片上的下一代zHBM方案，给接下来十年的AI存储发展指明了全新方向。

三星把HBM的进化核心瞄准了基底 die

很多朋友对HBM的认知还停留在“往上堆DRAM核心层数”的层面：从HBM3的12层到HBM4的16层，堆叠越多带宽越高。但三星这次直接点破了传统HBM的核心痛点：现在大家都忙着卷Core Die也就是存储核心的堆叠，却一直忽略了底部那个负责接口传输的Base Die（基底 die）。

传统HBM的架构很清晰：上层是包含DRAM核心和存储单元的C-die，最多可以用D1a、D1b这类先进DRAM工艺堆到16层，靠着TSV硅通孔实现互连；底部的B-die原本只负责基础的数据转发和测试功能，里面集成的PHY接口用来和GPU、TPU这类XPU计算芯片连接。但现在带宽每一代都要翻倍，基底 die里的TSV密度、PHY接口的功耗和占用面积早就变成了拖慢性能的“木桶短板”，而且基底 die的工艺和XPU主芯片的工艺差距越拉越大，两者的集成效率越来越低。

而三星给出的解法非常直接：把HBM内存直接垂直堆叠在AI加速器正上方，而不是像传统方案那样放在旁边。

三阶段路线图：从“改进”到“颠覆”

对于这套颠覆性的3D存储架构，三星DRAM设计团队的Sangwook Han提出了清晰的三阶段演进路线：

第一阶段：回收XPU面积（cHBM4）——把原本放在GPU/TPU上的部分功能（如内存控制器）搬到HBM基底上，为计算芯片腾出空间，同时回收5%-10%的芯片面积，带来10%-20%的性能提升。为了应对先进制程带来的热密度问题，三星同步推出了热路径阻断（HPB）技术，将峰值温度降低超过35%。

第二阶段：功能扩展（cHBM4E/HBM5）——在基底上集成更多“智能”功能，如高级RAS传感器、实时遥测、直接内存扩展等。部分计算任务可以下沉到基底上完成，减少数据搬运的功耗和带宽消耗。

第三阶段：真正的3D融合（zHBM）——直接放弃2.5D中介层，把HBM垂直堆叠在XPU正上方。这才是zHBM的完全体——内存和计算，从“并排坐”变成“叠罗汉”。

zHBM性能实测：功耗降70%，带宽翻2.3倍

zHBM的三项核心数据，每一刀都砍在传统HBM的痛点上：

能效提升70%：通过分布式I/O优化，消除SerDes（串行器/解串器）带来的功耗开销。

DRAM带宽提升230%：3D堆叠结构彻底消除了传统2D接口的限制。

为GPU释放100W热余量：每模块节省高达100W功耗，可直接用于提升GPU算力。

另外，在性能方面，三星给出的对比更为震撼：zHBM的性能最高可达第八代HBM5的8倍。内存密度可提升至HBM5的10倍以上，能效提高3倍，热阻降低一半以上。

目前，4nm工艺和D1c DRAM制程已经开始被用于HBM4的基底制造。而zHBM的终极形态，需要晶圆对晶圆键合（WoW）和混合键合（HCB）等先进封装技术来实现超高I/O密度。

从靠堆叠拼带宽的传统HBM，到最终和计算芯片长在一起的zHBM，三星这套路线相当于直接给现在卡在功耗、带宽墙里的AI产业撬开了新的增长空间。不难想象，再过几年AI大模型的算力上限，说不定就会被这块长在GPU上的3D堆叠内存彻底重新定义。

高带宽内存（HBM）领域的竞争，正从单纯的内存性能比拼转向先进封装技术。随着带宽、容量与堆叠层数持续提升，热管理、功耗以及封装工艺已经成为新的技术瓶颈。在Hot Chips 2026大会上，SK海力士详细公布了自身先进封装技术路线，从混合键合起步，延伸至英特尔EMIB方案，最终目标实现3D集成。

2.5D封装技术基线

SK海力士美洲封装工程副总裁Lee Jae‑sik将HBM描述为一套3D堆叠结构，由基底裸片加上最多16层核心裸片堆叠而成。在2.5D封装中，GPU与HBM存储立方体并排放置在硅中介层之上，通过16个通道合计1024个I/O接口完成通信；每个存储阵列包含4个切片，16层堆叠共有4个存储阵列。中介层接口是内存与加速器的交汇点，也是后续所有环节的压力集中点。

SK海力士表示，尽管HBM每GB成本更高，但更广泛的应用可以节省电路板空间、降低功耗与使用成本。文章通过一组对比加以说明：4颗HBM3E器件，占用更小面积，却可以实现比12颗GDDR6器件更高的带宽与容量。

每一代产品，上述性能差距都在持续拉大。HBM2E单堆叠带宽为460GB/s，HBM3达到717GB/s，HBM3E提升至1024GB/s；到HBM4，I/O接口提升至2048个，带宽直接翻倍至约2TB/s。封装面积也随之增大，基底尺寸从10×11毫米增长到HBM4的约12.4×11毫米。HBM4拥有超过20000个硅通孔（TSV）以及16148个基底微凸点，Z轴高度775微米；目标实现2TB/s以上带宽，能效提升40% 以上，热阻得到改善。容量最高可达48GB，12层堆叠已经实现量产，16层堆叠正处于工艺验证阶段。

两种键合路线，受限的Z轴高度预算

当前HBM主要采用两种封装工艺：带非导电膜的热压键合（TC‑NCF）、大规模回流模塑底部填充（MR‑MUF）。TC‑NCF对裸片翘曲容忍度更好，但热阻更高、生产效率偏低。MR‑MUF生产效率更高、热阻更低，但更容易出现翘曲问题，间隙填充也存在短板。工艺选型会直接影响后续良率与散热表现。

键合工序背后是一整套晶圆级工艺流程：硅刻蚀、TSV铜填充、后端金属化、晶圆减薄、背面处理、切割以及测试。SK海力士采用已知良好堆叠裸片（KGSD）晶圆测试，可以在存储立方体进入系统级封装之前完成筛选，避免有缺陷的堆叠占用昂贵的中介层面积。TSV制备、微凸点、晶圆减薄与堆叠是主要技术难点；一方面要处理工艺均匀性、良率以及铜污染问题，另一方面还要解决薄裸片处理与翘曲控制难题。

SK海力士已经将升级版MR‑MUF工艺应用于16层HBM3E产品，新增翘曲控制与窄间隙填充细间距互连两项技术。在维持775微米封装高度不变的前提下，在原有12层堆叠基础上再增加两层裸片，就必须同时降低裸片厚度、间隙高度以及凸点间距，并且不能牺牲间隙填充质量。

下一轮技术瓶颈

目前仍存在多项技术障碍。第一是功耗，带宽需求不断上涨，推高HBM整体功耗。第二是散热，再加上硅通孔占用的裸片面积；即便TSV间距不断缩小，但TSV总数量庞大，TSV占用的总面积仍在持续增加。双重因素叠加，每两代产品带宽几乎翻倍，现有工艺与封装需要承受的热负荷提升至原来的2.2倍。

当堆叠层数超过20层，热阻就会成为硬性约束，这也是SK海力士转向混合键合的原因。该工艺会改变组装逻辑：在室温下完成芯片拾取贴装，之后进行200℃以上退火，直接实现氧化物‑氧化物、铜‑铜键合，省去传统方案的凸点与间隙填充材料。

SK海力士称，对比MR‑MUF，在相同Z轴高度条件下，混合键合可以让核心裸片厚度增加24%，TSV间距可以做到18微米以下，这是MR‑MUF无法实现的水平。堆叠层数进一步增加的同时，热阻可以下降35%，为实现20层及更高堆叠层数铺平道路。

SK海力士还在研发一项名为i‑HBM的热点抑制技术。在裸片之间的物理层区域，也就是热点集中的位置，嵌入导热但绝缘的散热元件，构建专属散热通路，热阻可以再降低30% 以上。报告同时对比行业其他方案：三星电子的铜散热块（HPB），借助铜散热片将DRAM贴近处理器摆放；美光的方案则是优化基底裸片电路设计，以此提升能效。

HBM4之后的两大技术方向

放眼HBM4之后的技术迭代，SK海力士将后续发展归纳为两大抓手。第一，结合逻辑工艺集成，增加数据I/O数量、提升单路I/O速率，以此拉高带宽：HBM2E单堆叠带宽0.5TB/s，HBM4达到2.0TB/s；从HBM3E升级到HBM4，I/O数量突破1000，单路I/O速率实现翻倍。第二，依托逻辑基底裸片与新增TSV提升能效，采用优化后的逻辑代工厂工艺，在芯片内分布式布置供电TSV。SK海力士数据显示，新一代HBM产品的供电网络性能提升75%。

英特尔EMIB方案登场

SK海力士指出，过去内存是整套系统流程中最后组装的器件；但AI时代先进封装流程中，HBM要优先完成组装。这会让存储立方体与中介层，在封装其余部分还未搭建完成时，就要承受更高的可靠性压力。

在此背景下，SK海力士横向对比主流先进封装平台：台积电CoWoS‑S、CoWoS‑L、CoWoS‑R以及英特尔EMIB，分析各个方案会对HBM存储立方体、硅中介层带来怎样的机械应力与热应力。一家内存厂商将EMIB与台积电CoWoS系列放在同等维度评估，这一点值得关注：这代表SK海力士正在针对英特尔桥接方案做2.5D HBM方案验证，而不是只把CoWoS作为唯一落地载体；封装方案的选择，会直接改变HBM堆叠需要承受的应力上限。

SK海力士把集成方式划分为三个层级：芯片直接堆叠、中介层上的芯片互连、板卡层面的封装对封装互连，HBM处于要求最高的层级。公司的终极目标是实现3D集成，也就是把HBM直接堆叠在加速器上方。当先进逻辑工艺与先进封装走向成熟，这也是整个行业普遍期待实现的技术方向。

在Hot Chips 2026大会上，美光抛出的调研结论直接点破了行业藏了很久的核心矛盾——AI的“内存墙”非但没有被解决，反而还在愈演愈烈。

简单来说，“内存墙”是指处理器运算速度越来越快，但数据搬运速度却跟不上而产生的瓶颈。HBM作为AI时代的核心存储硬件，通过多层存储芯片垂直堆叠的方式，实现了超高的数据传输带宽，是高端AI训练、推理服务器的标配。现如今，大模型参数规模持续膨胀，Agent类AI应用不断落地，对HBM的容量、带宽均提出了前所未有的极高要求。

美光HBM设计架构研究员Raghu Sreeramaneni指出，当前AI芯片的算力性能大约每两年就提升3倍，而同期内HBM（高带宽内存）的带宽增速还不到2倍。此消彼长之下，算力和内存带宽的缺口正在快速拉大，曾经靠堆HBM就能解决的性能瓶颈，如今已变成限制AI系统往上走的核心障碍。

这一矛盾正制约着大模型在实际生产环境中的效能释放，根据Meta公开的研究数据，在Llama 3（特别是Llama 3.1 405B版本）的大规模训练过程中，约17.2%的非预期训练中断都是由HBM3内存故障导致的。

现在典型的带4个12层高HBM堆栈的GPU SIP里，内存硅片的占比已经接近90%，相当于GPU自身硅片面积的8倍，哪怕堆了这么多存储，AI工作负载大部分时候还是处于“等数据喂给处理器”的内存受限状态，GPU的峰值性能根本没能完全释放。

除了技术迭代速度的差距，HBM的产能难题也进一步放大了行业危机。由于HBM生产门槛极高，不只是普通芯片制造，还涉及复杂的堆叠封装工艺，因此对生产良率要求严苛。而新工厂从规划、建设到实现大规模量产，往往需要数年时间，短期内很难快速扩产来填补这一巨大的需求缺口。

为了打破“内存墙”，美光认为必须转向颠覆性的工艺和封装技术。这些技术包括：通过混合键合等技术减少芯片间的距离、采用更高效的散热方案，以及发展“存内计算”等新架构。

美光的警告揭示了一个残酷的现实：在AI时代，算力与存储的失衡正在成为限制技术发展的核心瓶颈。面对算力两年3倍的增长，而带宽两年不到2倍的提升，整个半导体行业正被迫进入一场从材料、封装到架构的全方位革新。HBM的供不应求已成为常态，正如美光所言，要延续AI革命，必须集结不同领域的力量共同创新。