颠覆传统封装！三星zHBM实现内存直连芯片

当AI算力的军备竞赛还在GPU算力上卷生卷死时，三星已经把目光投向了更深层的瓶颈——数据搬运的速度追不上计算的速度。

在最近的Hot Chips盛会上，三星直接甩出了一份颠覆行业的HBM进化路线图，靠着先进逻辑工艺重构HBM的底层架构，一步步把传统只能做数据转发的内存基底，变成和AI计算核心深度绑定的智能搭档，甚至最终拿出了直接把DRAM3D堆叠在计算芯片上的下一代zHBM方案，给接下来十年的AI存储发展指明了全新方向。

三星把HBM的进化核心瞄准了基底 die

很多朋友对HBM的认知还停留在“往上堆DRAM核心层数”的层面：从HBM3的12层到HBM4的16层，堆叠越多带宽越高。但三星这次直接点破了传统HBM的核心痛点：现在大家都忙着卷Core Die也就是存储核心的堆叠，却一直忽略了底部那个负责接口传输的Base Die（基底 die）。

传统HBM的架构很清晰：上层是包含DRAM核心和存储单元的C-die，最多可以用D1a、D1b这类先进DRAM工艺堆到16层，靠着TSV硅通孔实现互连；底部的B-die原本只负责基础的数据转发和测试功能，里面集成的PHY接口用来和GPU、TPU这类XPU计算芯片连接。但现在带宽每一代都要翻倍，基底 die里的TSV密度、PHY接口的功耗和占用面积早就变成了拖慢性能的“木桶短板”，而且基底 die的工艺和XPU主芯片的工艺差距越拉越大，两者的集成效率越来越低。

而三星给出的解法非常直接：把HBM内存直接垂直堆叠在AI加速器正上方，而不是像传统方案那样放在旁边。

三阶段路线图：从“改进”到“颠覆”

对于这套颠覆性的3D存储架构，三星DRAM设计团队的Sangwook Han提出了清晰的三阶段演进路线：

第一阶段：回收XPU面积（cHBM4）——把原本放在GPU/TPU上的部分功能（如内存控制器）搬到HBM基底上，为计算芯片腾出空间，同时回收5%-10%的芯片面积，带来10%-20%的性能提升。为了应对先进制程带来的热密度问题，三星同步推出了热路径阻断（HPB）技术，将峰值温度降低超过35%。

第二阶段：功能扩展（cHBM4E/HBM5）——在基底上集成更多“智能”功能，如高级RAS传感器、实时遥测、直接内存扩展等。部分计算任务可以下沉到基底上完成，减少数据搬运的功耗和带宽消耗。

第三阶段：真正的3D融合（zHBM）——直接放弃2.5D中介层，把HBM垂直堆叠在XPU正上方。这才是zHBM的完全体——内存和计算，从“并排坐”变成“叠罗汉”。

zHBM性能实测：功耗降70%，带宽翻2.3倍

zHBM的三项核心数据，每一刀都砍在传统HBM的痛点上：

能效提升70%：通过分布式I/O优化，消除SerDes（串行器/解串器）带来的功耗开销。

DRAM带宽提升230%：3D堆叠结构彻底消除了传统2D接口的限制。

为GPU释放100W热余量：每模块节省高达100W功耗，可直接用于提升GPU算力。

另外，在性能方面，三星给出的对比更为震撼：zHBM的性能最高可达第八代HBM5的8倍。内存密度可提升至HBM5的10倍以上，能效提高3倍，热阻降低一半以上。

目前，4nm工艺和D1c DRAM制程已经开始被用于HBM4的基底制造。而zHBM的终极形态，需要晶圆对晶圆键合（WoW）和混合键合（HCB）等先进封装技术来实现超高I/O密度。

从靠堆叠拼带宽的传统HBM，到最终和计算芯片长在一起的zHBM，三星这套路线相当于直接给现在卡在功耗、带宽墙里的AI产业撬开了新的增长空间。不难想象，再过几年AI大模型的算力上限，说不定就会被这块长在GPU上的3D堆叠内存彻底重新定义。