对话新思科技：深挖先进芯片设计的底层物理机理

近日，新思科技Ravi Subramanian参与了一期音频访谈，探讨了芯片设计与EDA工具背后涉及的物理原理，现将相关观点整理如下。

George Cozma：AMD此前举办了Advancing AI活动，你们在会上发布了不少和3DIC相关消息。我想进一步了解这方面内容，也想听听你们对热问题的思考；不止是散热，还包括电流这类问题，比如如何把电流从封装输送到计算裸片？

Ravi Subramanian：我们不妨从芯片领域两大纯硅基发展趋势说起。芯片尺寸越做越大，部分芯片已经达到光刻掩模版的尺寸上限。因此不少企业采用2.5D、3D集成技术，通过多裸片方案，应对持续增长的计算复杂度。

散热历来是芯片设计的老问题，并不是新近才出现。第一轮大规模散热技术革新来自早期CPU时代。随着CPU主频不断提升，工程师需要解决设备在笔记本、台式机封装内部的运行散热难题。之后移动通信领域又带来严苛的限制，芯片整机性能第一次完全由电池供电设备决定。

这就带来两方面需求：一方面EDA工具要实现低功耗设计；另一方面要管控热效应，热源不只是计算裸片，芯片内部距离计算裸片不远的功率放大器、还有电池本身，都会产生热量。这套系统已经不能简单依靠机箱风扇来控温。移动行业让业界第一次真正从系统层面考量散热设计。

再往后发展到汽车芯片，受车载使用环境约束，各类法规直接规定了芯片的工作条件。

George Cozma：那对于汽车芯片来说，压力更多不是来自芯片本身发热，而是芯片所处的工作环境吗？

Ravi Subramanian：环境确实是更大影响因素。但一颗典型移动端SoC大约拥有20‑25亿门电路；而现在典型汽车ECU芯片门电路规模可达70亿，足足是前者的三倍，功耗挑战非常严峻。举个很直观的衡量指标：计算裸片功耗过高，会直接造成车辆续航缩水。奔驰、宝马以及美国车企都提到过芯片功耗带来的续航受限问题。

再看数据中心，又是另一套系统约束，涉及芯片、封装、机架乃至整座数据中心建筑。以上就是散热问题演变的完整规模。系统复杂度提升之后，我们不光要关注芯片功耗、封装处理方式，工作环境带来的影响同样至关重要。

现在我们来看3D‑IC与封装内芯片，具体聊聊AMD……

George Cozma：我记得AMD的Advancing AI大会上，Synopsys发布了3DIC相关产品，AMD是该产品的合作方。

Ravi Subramanian：是的。早在2019年ISSCC会议上AMD就已经是行业先行者，他们提出裸片拆分思路，并论证了该方案优势。那篇开创性论文奠定了多裸片设计的思想基础，后续逐步演化出2.5D、3D技术路线。

采用多裸片架构，在整体方案成本上具备诸多优势，企业可以按需把不同功能放到最合适的工艺节点。但同时也带来新难题：裸片之间需要传输海量数据，数据搬运本身会产生巨大功耗。

摩尔定律带来的性能提升终究有限。即便选用先进工艺节点获得最优性能，同一个封装内部多颗裸片运行时，各自功耗高度取决于实际工作负载。

因此第一步，要针对特定架构与运行负载，精准定位功耗总量以及功耗产生的具体位置。这就需要在流片前就具备对应的分析能力，属于验证层面的问题。

第二点，当架构确定以后，受封装、裸片本身影响，会出现翘曲变形。过去只被当作二阶、三阶次要效应的力学效应，如今升级为一阶核心影响因素。芯片尺寸不断增大，力学效应会让硅片内部产生应力，进而改变电气性能。

George Cozma：有个很形象的玩笑：想要散热效果最好，就把芯片做得和晶圆一样大；想要成本最低，就做到指甲盖大小。

Ravi Subramanian：说得完全正确。过去芯片签核，只需要确认芯片功能、电气性能达标。而现在必须同时分析机电耦合效应。同理还要分析热效应：芯片运行时会出现电压降（IR drop）、电迁移现象，分析芯片性能时必须把这些效应纳入考量。

最后还有电磁效应。电迁移关注电子行为，电磁效应则依托麦克斯韦方程组。可以这么理解：一边是摩尔定律，另一边是材料刚性方程、描述材料特性的偏微分方程，还有电磁领域的麦克斯韦方程组。十年前，我们今天讨论的很多效应都属于次要影响，基本不会干扰芯片性能。

George Cozma：但现在变成必须重点考虑的一阶效应。

Ravi Subramanian：完全正确。如今交给台积电流片之前的芯片签核，除了传统电气签核，还需要完成机电协同签核、热电协同签核、电迁移、电磁多维度签核。随着金属互连线尺寸不断缩小，信号速率提升，这些互连线实际上会充当天线。

George Cozma：没错，几乎所有部件都开始表现射频特性。

Ravi Subramanian：正是。即便在封装内部，高速互连线路本质就是辐射导线。相邻线路之间会产生串扰等干扰问题。

以上就是AMD在Advancing AI大会发布芯片时需要攻克的难题。我们和AMD深度协同，双方研发团队与芯片设计师紧密配合，明确需要分析的对象，在流片前就完成全部仿真分析。正如大家所见，如今这类多裸片、3D‑IC芯片封装结构十分复杂，如果等到流片完成后才发现问题，代价极高。

George Cozma：Jensen就公开聊过Blackwell架构遇到过这类问题。

Ravi Subramanian：确实如此。现在行业都在思考：如何提前发现这类问题，在更早阶段开展分析，提升设计的可靠性。

George Cozma：接下来聊聊通过TSV硅通孔为芯片供电这件事，这给EDA工具的工作模式带来了哪些改变？

Ravi Subramanian：我们可以先从芯片再拓展到系统层面。现在很多数据中心刀片板卡上，除主芯片之外，还布置大量电源、LDO等器件，负责管理芯片内部的电流分配。

长期以来主流架构采用54V供电。随着传输信号越来越多，线路中的电流持续走高。有一项行业新规划我简单介绍一下：板级的电流管控、LDO如何把电流输送至封装，再供给芯片，都需要精细设计。

IO芯片大多为SERDES，负责信号驱动输出，拥有固定的驱动能力。而数字处理芯片内部划分多个电源域，各个电源域会按需上电、下电，必须精细管控输入芯片的电流并做好稳压。板卡上大量稳压器件，专门负责管控流向芯片的电流。

近期一大关键趋势：数据中心架构与机架标准向800V演进。800V标准能够大幅降低电流大小。英伟达等企业在推动该方向，博世等厂商也在配套开发标准化元器件。

板卡架构将会因此发生巨大变化。采用800V后电流显著降低，线路长度带来的能量损耗随之改变。I²R功耗损耗公式下，供电方案的能效、电能输送到各个封装器件的模式，都会被彻底改写。

George Cozma：那在54V系统中，IO走线布局需要投入更多考量吗？举个例子，大型NVLink机架内，交换机连接GPU，对比800V系统，54V机架在走线布局上是否有更多约束？

Ravi Subramanian：确实。主要有两点：第一要保证信号保真度，针对不同布线拓扑做信号完整性分析，这需要工程师借助工具完成。

第二，数据速率持续攀升。每一代新芯片，都需要供给巨大的数据吞吐量：数据从内存输送到芯片，再从芯片传输至交换机转发。接口速率正在爆发式增长。

各类裸片间互连标准不断涌现：英伟达推出NVLink实现异构系统互联；还有UCIe、UAL等裸片互连标准。但UCIe内部并没有统一配置，各家企业需求各不相同，有的需要8通道，有的需要16通道，还有的选用12通道。

George Cozma：我今天要是每听一次这种说法就赚5美分，现在能赚10美分 —— 钱不多，但居然碰到两次！

Ravi Subramanian：没错。这就引出高速场景下的设计难题。最终都要做信号完整性分析；裸片互连、封装‑内存、封装‑封装、封装‑交换机之间选用何种架构、何种标准，全部都需要纳入考量。

George Cozma：我们从EDA工具延伸到IP层面。行业大量讨论200G网络、200G SerDes。接下来400G会成为发展方向，英伟达已经落地400G相关技术。行业标准400G，和英伟达采用的双向同时传输200G方案，二者具体差异是什么？

Ravi Subramanian：目前224G SerDes、224G以太网已经是成熟标准，大量相关IP被应用到各类系统与芯片。

400G还没有正式定稿，标准委员会仍在推进，多家企业提交方案博弈标准走向，方案大多基于PAM脉冲幅度调制，衍生出很多变体。

George Cozma：我看到目前提案主要是PAM6或者PAM8？

Ravi Subramanian：没错。行业一方面争夺正式400G标准话语权，另一方面希望快速推出可用方案，形成事实标准。与此同时，224G结合光模块的方案，还会延续224G技术生命周期。以上就是标准层面现状。

英伟达的双向224G方案，是提前落地高于220G的高性能能力，还没有达到正式400G标准定义。依靠双向传输，系统吞吐能力可以大幅提升。

参照过往标准迭代周期来看，400G正式标准落地，大概率还需要一年半到两年。另外云服务商还在开发半定制化标准版本：基础标准框架成熟，但云厂商会做针对性修改，适配自身业务负载与数据中心架构。