忆阻器基存内计算SoC：实现高效深度卷积运算

人工智能基础大模型的快速发展加剧了存储墙问题：处理器与存储器之间持续的数据搬移，会带来高功耗、高延迟以及发热等一系列问题。为解决该问题，行业正从 “以计算为中心” 的架构，转向 “以内存为中心” 的架构。SK海力士与TetraMem率先开展合作，落地下一代模拟存内计算（A‑CiM）架构。

本次合作直接解决数据搬移效率低下的痛点，是AI基础设施领域的重要里程碑。本次联合研究的核心成果分为三项。

第一项核心成果：全球首次在基于阻变开关单元（RSC）/CMOS的SoC上，完成深度可分离卷积（DSC）端到端硬件验证。

存内计算在存储AI模型权重的存储阵列内直接完成矩阵运算，从根源消除数据搬移需求，突破传统架构瓶颈。深度可分离卷积在传统模拟存内计算架构上实现难度很高，而本设计成功在硅芯片上完成该算子加速。为此，研究团队提出全新的Zig‑Zag选择线（SEL）拓扑结构。如图1所示，普通交叉阵列采用直线布线，而深度卷积阵列内部选择线采用锯齿形布线，用于连接1T1R单元内特定晶体管栅极。这种特殊布线方式支持单元对角激活，将深度卷积层的权重利用率提升至接近100%，还可以实现外围电路高效复用。由此，整个网络中深度卷积运算与标准运算的信号通路均实现效率最大化。

图1 (a) 系统级芯片（SoC）光学照片。单颗芯片集成10个NPU，每个NPU包含一组256×256交叉开关阵列。(b) 由8个模块构成的深度卷积NPU架构；每个模块包含一组252×28深度卷积交叉阵列。图中标出SEL0选中的单元，其余单元以蓝色做掩码遮蔽。(c) 深度卷积交叉阵列原理图，高亮SEL0展示选择线锯齿形态。(d) 常规1T1R交叉阵列原理图。(e) 1T1R单元结构，标注字线WL、位线BL与选择线SEL方向。(f) 制备得到的阻变开关单元（RSC）透射电镜截面图。TEC：顶电极接触；HM：硬掩模；TE：顶电极；RSV：储存层；SWL：开关层；BE：底电极；BEC：底电极接触。

第二项核心成果：实现极高的能量效率，并完成真实AI模型验证。

该芯片采用标准65nm CMOS工艺流片，单个NPU算力0.254 TOPS；工作频率100MHz下，能量效率可达21.3 TOPS/W（见图2a）。尽管采用更老旧工艺节点，能效是NVIDIA A100 GPU的十倍以上，性能比肩业界先进基于28nm静态随机存储器（SRAM）的存内计算加速器。

同时，通过真实场景基准测试，验证芯片工程实用性。运行轻量模型MobileNetV1，执行视觉唤醒词（VWW）任务，硬件推理精度达到80.36%。如图2b，该数值略高于4比特软件量化精度79.34%；多次重复测试结果稳定在80.30%‑80.39%，表明芯片批次间波动极小。这证明该架构不再停留理论层面，已经成为一套可落地、完整芯片级平台。

图2 (a) 向量矩阵乘法状态下功耗与效率汇总。(b) 权重精度由8比特扫描至2比特的软件精度曲线，并叠加硬件实测点。硬件实测精度80.36%，略高于4比特量化79.34%。

第三项核心成果：搭建一套面向复杂人工神经网络完整的映射与部署流程。

研究不止完成简单芯片演示，还开发出一套端到端软件栈，实现网络层划分、异构映射、锯齿卷积核排布、基于校准的编程配置，以及基于RISC‑V的网络层调度。如图3，这套工作流可以让复杂卷积神经网络模型在混合架构NPU上顺畅运行。图中展示卷积层（DSConv1~5）如何做最优切分，分配到NPU0‑NPU5多个计算单元；通过合理卷积核放置，最大化硬件利用率。

该成果标志着原型样机向完备工程平台跨越，复杂AI业务负载可以实现可靠部署。成果来源于双方深度工程协同：结合SK海力士深厚存储器技术积累，以及TetraMem成熟模拟存内计算平台能力，输出完整AI解决方案。

图3 (a) MobileNetV1Small网络架构，各网络层分配至普通NPU或者深度卷积NPU。(b) DSConv模型单次推理乘加运算量，对比同等规模标准全卷积基线。(c) 流片SoC端到端VWW推理精度，对比4比特量化软件模型。

本研究攻克多项关键硬件设计难题，实现真实AI业务负载完整运行。相关成果作为封面文章发表于《Advanced Intelligent Systems》期刊。该SoC为面向未来、以内存为中心的可持续AI基础设施打下坚实基础，可同时支撑边缘设备与未来数据中心的高能效推理任务。