SK海力士计划开发4F2结构DRAM以缩减成本

SK海力士宣布计划开发4F²结构(垂直栅)的DRAM，就像其竞争对手三星一样。SK海力士研究员指出，自1c DRAM商业化以来，极紫外(EUV)工艺的成本一直在快速上升，现在是时候质疑使用EUV制造DRAM是否有利可图了。

今年5月，三星电子也在其半导体研究中心内组建了一个开发团队，以量产4F² DRAM。4F²结构DRAM能够大大提高DRAM的存储密度，方便研究团队克服DRAM线宽缩减的极限，增加DRAM制造的效率。

报道称，如果三星4F² DRAM存储单元结构研究成功，在不改变节点的情况下，与现有的6F² DRAM存储单元结构相比，芯片DIE面积可以减少30%左右。

4F²结构是大约10年前DRAM产业未能商业化的单元结构技术，据说工艺难点颇多。不过三星认为，与SK海力士和美光正在开发的3D DRAM相比，这种结构更容易实现。

The Elec报道指出，三星电子的目标是将4F²应用于10纳米或以下节点的DRAM制程，因为以目前的技术预计会面临线宽缩减的极限。

在降低制造成本的道路上，这些存储巨头正在展开多方面探索。此前，据韩媒TheElec报道，SK Hynix 计划在第 6 代（1c 工艺，约 10nm）DRAM 的生产中使用 Inpria 下一代金属氧化物光刻胶（MOR），这是 MOR 首次应用于 DRAM 量产工艺。据悉，SK Hynix 量产的 1c DRAM 上有五个极紫外 (EUV) 层，其中一层将使用 MOR 绘制。不仅 SK 海力士，三星电子也将追求这类无机 PR 材料。

Inpria 是日本化学公司 JSR 的子公司，也是无机光刻胶领域的领导者；而 MOR 则被认为是目前用于先进芯片光刻的化学放大光刻胶（CAR）的下一代产品。此外，该公司自 2022 年以来就一直与 SK Hynix 合作进行 MOR 研究。SK Hynix 此前曾表示，使用 Sn（基）氧化物光刻胶将有助于提高下一代 DRAM 的性能并降低成本。TheElec 报道还指出，三星电子也在考虑将 MOR 应用于 1c DRAM，目前三星电子在 1c DRAM 上应用了 6 至 7 个 EUV 层，而美光则只应用了 1 层。

DRAM走向3D

早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。

从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别。

虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。

在市场需求和技术创新的驱动下，3D DRAM成为了业界迫切想突破DRAM工艺更高极限的新路径。

所谓3D DRAM，是一种打破了当前陈旧的范式的，具有新结构的存储芯片。传统的DRAM 被组织为一组存储体，其中包括排列成行和列阵列的存储元件。存储器阵列以存储器子阵列的分层结构分组，以实现高效布线和降低功耗。每个存储单元都被建模为晶体管电容器对，数据作为电荷存储在电容器中。每个子阵列中的各个单元也被连接到本地字线和本地位线。这个微型一电容一晶体管设计使其非常适合将大量存储单元封装到小面积中以实现高密度和高存储容量。而事实上，也有数十亿个 DRAM 单元可以被压缩到一个内存芯片上。

然而，在传统的DRAM制造中，产业几乎都是采用电路和存储器堆叠在同一平面的方法来生产DRAM，芯片制造商通过减小单元尺寸或间距来提高 DRAM 的性能。然而，他们达到了在有限空间内增加cell数量的物理极限。另一个问题是，如果电容器变得越来越薄，它们可能会崩溃。

所以，和3D NAND Flash一样往高空发展的3D DRAM成为了目标。

DRAM市场高度集中，目前主要由三星电子、SK海力士和美光科技等厂商主导，值得一提的是，这三家共同占据了DRAM整个市场的93%以上。目前，3D DRAM处于早期研发阶段，包括三星等各方正在加入研发战局，竞争激烈，以引领这一快速增长的市场。

自2019年以来，三星电子一直在进行3D DRAM的研究，并于同年10月宣布了业界首个12层3D-TSV技术。2021年，三星在其DS部门内建立了下一代工艺开发研究团队，专注3D DRAM领域研究。2022年，三星准备通过逻辑堆叠芯片SAINT-D解决DRAM堆叠问题，该设计旨在将8个HBM3芯片集成在一个巨大的中介层芯片上。