新材料，提升微电子设备能效

麻省理工学院（MIT）的研究人员开发出一种新型制造方法，通过在现有电路上方堆叠多个功能组件，有望实现更具能源效率的电子设备生产。

在传统电路中，执行计算功能的逻辑器件（如晶体管）与存储数据的存储器件是作为独立组件制造的，这使得数据必须在两者之间来回传输，从而造成能源浪费。而这种新型电子集成平台允许科研人员在半导体芯片上，将晶体管与存储器件集成在一个紧凑的堆叠结构中。这一设计不仅能大幅减少此类能源浪费，还能提升计算速度。

而这一突破的核心在于一种具有独特特性的新型材料，以及一种更精密的制造工艺，该工艺可减少材料中的缺陷数量。借此研究人员能够制造出尺寸极小的内置存储晶体管，其运行速度优于当前最先进的器件，且耗电量低于同类晶体管。

由于该研究能够提高电子设备的能效，有助于降低计算领域日益增长的电力消耗，因此尤其适用于生成式人工智能、深度学习和计算机视觉等对性能要求苛刻的应用场景。

麻省理工学院博士后研究员Yanjie Shao表示：“未来，我们必须最大限度地减少人工智能及其他以数据为中心的计算所消耗的能源，因为现有模式根本无法持续。我们需要像这种集成平台这样的新技术来继续推进这一进程。”

这项新技术有两篇论文发布在 IEEE 国际电子器件会议上，Yanjie Shao与麻省理工学院电气工程与计算机科学系（EECS）的Donner Professor教授Jesús del Alamo、麻省理工学院的Ray and Maria Stata电气工程与计算机科学教授Dimitri Antoniadis以及来自麻省理工学院、滑铁卢大学和三星电子的其他研究人员共同署名。

反向破解难题

传统的 CMOS芯片通常分为前端和后端：前端用于制造晶体管、电容器等有源组件；后端则包含被称为互连层的导线以及连接芯片各组件的其他金属键。一般情况下，数据在这些金属键之间传输时会产生能量损耗，且微小的对准偏差也会影响性能。

而堆叠有源组件能够缩短数据传输距离，从而提高芯片的能源效率。但在CMOS芯片上很难堆叠硅晶体管，因为在前端制造额外器件所需的高温会损坏下方已有的晶体管。

麻省理工学院的研究人员反向解决了这一问题，开发出一种集成技术，转而在芯片的后端堆叠有源组件。

Yanjie Shao解释道：“如果我们能利用这个后端平台添加额外的晶体管有源层，而不仅仅是互连层，将能大幅提高芯片的集成密度，并改善其能源效率。”

研究人员通过一种名为非晶氧化铟的新型材料实现了这一目标，该材料被用作后端晶体管的有源沟道层，晶体管的核心功能均在此层完成。得益于氧化铟的独特特性，研究人员能够在仅约 150 摄氏度的温度下，在现有电路的后端 “生长” 出一层极薄的该材料，且不会损坏前端器件。

优化制造流程

此外，研究团队对制造工艺进行了精心优化，最大限度地减少了厚度仅约 2 纳米的氧化铟材料层中的缺陷数量。

晶体管的导通需要少量被称为 “氧空位” 的缺陷，但缺陷过多会导致器件无法正常工作。这种优化后的制造工艺使研究人员能够生产出尺寸极小、运行快速且稳定的晶体管，大幅减少了晶体管在开关过程中所需的额外能源。

在此基础上，他们还制造出了尺寸仅约 20 纳米的集成存储后端晶体管。为实现这一目标，他们添加了一层名为铁电铪锆氧化物的材料作为存储组件。

这些紧凑型存储晶体管的开关速度仅为 10 纳秒，达到了研究团队测量仪器的检测极限。此外，其开关所需电压远低于同类器件，进一步降低了电力消耗。

由于这些存储晶体管体积极小，研究人员还可将其用作研究单个铁电铪锆氧化物单元基础物理特性的平台。

Yanjie Shao表示：“如果我们能更好地理解其物理原理，就能将这种材料应用于许多新场景。它的能耗极低，且为器件设计提供了极大的灵活性，确实有望为未来开辟多条新路径。”

研究人员还与滑铁卢大学的团队合作，开发了后端晶体管的性能模型，这是将该器件集成到更大规模电路和电子系统之前的关键一步。

未来，他们计划在此基础上进一步推进研究，将后端存储晶体管集成到单个电路中。同时提升晶体管的性能，并探索如何更精细地调控铁电铪锆氧化物的特性。

Yanjie Shao说：“如今，我们能够在芯片后端构建一个多功能电子平台，在极小的器件中也能实现高能效和多种功能。我们已经拥有了良好的器件架构和适用材料，但仍需持续创新，以探索其最终的性能极限。”

这项研究部分得到了半导体研究公司（SRC）和英特尔公司的支持。相关制造工作在麻省理工学院微系统技术实验室和 MIT.nano 设施中完成。