台积电BEOL内存新进展：1T1C架构实现高密度集成

台积电近期在存储技术领域的公开表态，呈现出一种微妙的两面性。一边是官方公开否认“帮英伟达研发3D DRAM”的传闻，反复强调自己只专注做晶圆代工老本行；另一边是布局已久的BEOL后段制程内存技术，已经悄悄推进到了实验阶段，专门瞄准AI逻辑芯片内部缓存容量不够、功耗降不下来的痛点。

这两个看似完全矛盾的动作，其实指向了同一个目标：台积电正在为AI芯片搭建一条不依赖三星、SK海力士、美光这三家传统存储巨头的自主内存供给体系，而它选择的切入路径是从逻辑芯片的“内嵌缓存”环节突破，而非直接进入通用DRAM的量产竞争赛道。

BEOL内存：把缓存“嵌”进芯片

BEOL内存最核心的突破，是跳出了传统缓存的面积固化思路，从底层结构上完成了重构。在传统先进芯片中，高速缓存普遍采用SRAM方案，单个存储单元需要6个晶体管构成完整的锁存回路，在芯片的有源器件层占据了大量宝贵的核心面积。而台积电的BEOL内存方案改用1T1C架构，仅用一个晶体管搭配一个电容就能构成完整存储单元，更关键的是将整套存储阵列直接嵌入处理器的后段互连层。

后段互连层原本是芯片内部专门负责信号传输的金属布线层，在当前先进制程芯片中，这部分结构占据的晶圆面积占比相当可观。BEOL内存相当于把这些原本仅用于信号走线的“闲置空间”充分利用起来，在完全不额外增加芯片核心有源区面积的前提下，大幅扩容片上缓存容量。用更通俗的方式解释就是，芯片上原本只用来走线路的大片空间，现在被改造成了可以直接存储数据的高密度缓存区。

从官方披露的实验样片参数来看，这套BEOL内存的核心性能指标已经相当成熟：工作电压仅为0.75V，数据保持时间超过128毫秒，单次读写周期控制在8纳秒以内，循环耐久性直接突破100万亿次。对于处理器片上缓存的应用场景而言，这个级别的耐久度表现已经完全可以覆盖芯片整个服役周期内的所有读写操作需求。

在具体实现方案上，台积电选用了氧化物半导体沟道的选通晶体管，配合低温工艺制备的嵌入式电容，整套工艺严格控制在BEOL兼容的热预算范围内，彻底规避了在后段互连层中集成存储单元时，对下方已经完成制造的逻辑器件层造成不可逆损伤的风险。

BEOL创新与3D DRAM规划

这里有个关键点需要厘清：BEOL内存瞄准的是片上“缓存容量不足”的行业痛点，其核心定位是替代传统6T SRAM，让逻辑芯片在不额外占用有源区面积的前提下，集成更大容量的近核存储。而3D DRAM解决的是整个AI系统“外挂内存不够多”的问题，通过存储单元垂直堆叠的架构路线，实现对传统平面DRAM颗粒的性能替代或容量补充。

这两条路线的产业化难度完全不在同一量级：SRAM的替代方案完全可以依托逻辑芯片现有的后段互连层工艺“就地取材”完成落地；而3D DRAM需要从零开始搭建整套存储单元专属制造体系，还要追上存储三巨头积累了数十年的良率管控、成本优化和大规模产能能力。台积电在逻辑制程与先进封装领域的技术积累，可以直接平移复用在BEOL内存的研发上，但很难直接复制到DRAM芯片的专属制造体系中。台积电此前的官方公开否认，指的正是短期内大规模下场造通用DRAM、和三星海力士正面硬刚这件事；但它从未否认自己在BEOL内存和长期3D DRAM方向上的持续技术布局与储备。

事实上，BEOL内存并不是一款能即刻重构现有存储产业格局的颠覆性产品，其面向大规模商业化量产的具体时间表目前尚未对外披露。但它代表了先进制程时代一个明确的技术演进方向：当先进制程的晶体管微缩密度提升逐步触及物理瓶颈，芯片性能的增长来源将不再仅局限于“缩小计算单元特征尺寸”，同样可以通过“将存储单元部署在最优物理位置”来实现。

台积电在公开澄清与暗中技术推进的反差动作背后，是一盘瞄准2029年的长期大棋：先用BEOL内存补上逻辑芯片长期存在的片上缓存容量短板，再在更远的技术周期里通过3D DRAM突破，彻底解决高端内存供给的自主问题。只有两步技术路径全部走通，AI芯片产业当前对HBM三大存储巨头的结构性依赖，才真正具备松动的可能性。而现在，决定这盘大棋第一步胜负的关键实验数据，已经实实在在摆在了行业面前。