英伟达CPU下场，要推翻Chiplet？

英伟达为什么要“反潮流”？

看到英伟达Vera CPU的架构选择，可能会有人产生这样的疑问。

过去几年，Chiplet（多芯粒）逐渐成为高性能服务器CPU的重要设计路线，许多厂商纷纷加入。

与这一趋势不同，英伟达近期推出的Vera CPU却选择将88个CPU核心、统一L3缓存和片上互连集成在同一块计算裸片上，采用单片计算裸片设计。

在Chiplet逐渐成为主流的背景下，英伟达为何选择一条不同的路线？这背后又涉及怎样的性能与制造取舍？

2026年3月，英伟达在GTC大会上正式发布Vera CPU，将其定位为面向AI智能体、强化学习和数据处理的新一代处理器。随着AI应用逐渐涉及调用工具、运行代码、检索数据和执行复杂任务，CPU需要承担更多程序执行和任务调度工作，其处理速度也会影响GPU能否持续高效运行。

Vera采用单片计算裸片设计，将88个Olympus CPU核心、164MB统一L3缓存和第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上。SCF负责连接CPU核心与共享缓存，片上双向带宽最高达到3.4TB/s。内存和I/O子系统则由相邻的独立裸片等组件实现。

英伟达为什么会选择这种设计？

在接受专访时，Vera团队谈到了数据中心CPU设计重点的变化。随着云计算规模扩大，处理器设计越来越重视核心数量和整体吞吐量，芯粒化也成为扩展处理器规模的重要方式。英伟达团队认为，这一趋势在一定程度上降低了单线程性能在设计中的优先级，而AI智能体的兴起，让单个核心的执行效率重新受到关注。

智能体执行任务时，往往需要连续调用工具、运行代码、查询数据库，再根据结果决定下一步行动。这些流程包含串行操作、分支判断和数据访问，部分步骤必须等待前序任务完成。因此，即使服务器能够并行运行大量任务，单个任务的执行速度仍然会影响整个工作流程。英伟达希望Vera能够更快完成这些CPU侧工作，减少关键步骤的等待时间。

单片计算裸片为此提供了一种设计思路。由于计算核心、统一L3缓存和片上互连位于同一块裸片上，所有核心都能通过统一的片上网络交换数据，减少跨计算裸片通信带来的额外开销。英伟达还通过Olympus核心自身的微架构提升执行效率，包括10宽指令取指与解码前端、神经网络分支预测器和深度乱序执行等设计，并结合缓存预取机制改善数据访问。核心微架构与片上互连协同工作，共同影响处理器的实际性能。

当然，这种设计也有代价。将88个计算核心、大容量缓存和互连集中在一块裸片上，会增加裸片面积和设计复杂度，制造良率与成本控制也面临更高要求。相比多芯粒方案，单片计算裸片在计算模块复用、核心规模组合以及不同功能采用不同工艺节点方面，灵活性相对有限。

英伟达团队也表示，公司会根据具体产品需求选择集成方案。Vera CPU的设计重点，是将计算部分紧密集成，以满足AI智能体等工作负载对单线程性能、通信效率和低延迟的要求，同时接受大面积计算裸片在制造与扩展方面的约束。

纵观整个CPU市场，英伟达Vera的选择，只是当前高性能CPU集成架构当中的一种。AMD和英特尔等公司也在进行探索不同的芯片设计方式，虽然这些设计都在追求更高的集成度与处理器性能，但各家对芯片内部功能的安排有不同的考量。

AMD：以Zen架构为基础，持续推进Chiplet集成

AMD是较早将Chiplet大规模应用于主流CPU产品的厂商之一。其Zen架构逐步形成了以计算芯粒为基础的模块化设计路线，通过将CPU计算核心与I/O功能分开，再利用不同裸片组合实现处理器规模扩展。这种设计从Zen 2时期开始得到更广泛的应用，并逐渐成为AMD Ryzen和EPYC系列高性能处理器的重要架构基础。

在具体实现上，AMD将多个CPU核心组织在CCX（Core Complex，核心复合体）中，再将其集成到CCD（Core Complex Die，核心复合裸片）上。多个CCD通过中央I/O裸片（IOD）连接内存控制器、PCIe等外部接口，并通过Infinity Fabric互连技术完成不同计算芯粒之间的数据传输和缓存一致性管理。

以EPYC 9005系列为例，AMD通过配置不同数量的CCD，提供不同核心规模的服务器处理器。计算核心和I/O功能分开设计后，AMD可以根据产品需求调整计算芯粒数量，也能够让不同模块采用更适合自身功能的制造工艺。这种模块化方式提高了计算设计的复用率，为处理器产品扩展提供了更大的灵活性。

在此基础上，AMD还进一步探索垂直堆叠技术。以3D V-Cache为例，AMD通过硅通孔（TSV）和铜对铜直接键合，将额外的L3缓存裸片堆叠在计算芯粒上方，在有限的封装空间内增加缓存容量。相比单纯增加计算芯粒数量，这种方式从垂直方向扩展了芯片的集成能力。

AMD还将Chiplet技术延伸至异构集成。以Instinct MI300A为例，AMD将Zen 4 CPU计算芯粒、CDNA 3 GPU计算芯粒和HBM3内存整合在同一封装中，实现CPU与GPU之间的统一内存访问。不同功能的裸片可以采用各自适合的设计和制造方式，再通过先进封装组合成完整的计算系统。

从Zen架构的计算芯粒模块化，到3D V-Cache的垂直缓存堆叠，再到MI300A的CPU、GPU与HBM异构集成，AMD不断拓展Chiplet在不同产品中的应用。其技术路线也从计算核心的横向扩展，逐渐延伸到缓存堆叠和多种计算单元的集成。

英特尔：按功能和工艺节点拆分Tile，通过先进封装组合

英特尔的Chiplet布局主要围绕Tile架构展开。Tile可以理解为承担特定功能的独立硅模块，英特尔将处理器内部的计算、内存和I/O等功能组织在不同Tile中，再通过封装互连将它们组合成完整的CPU。从至强6系列开始，英特尔全面采用模块化Tile架构，P核和E核产品均采用计算Tile与I/O Tile组合的方式，具体数量根据产品型号有所不同。

以至强6 P核系列Granite Rapids为例，英特尔根据处理器型号配置不同数量的计算Tile。以Granite Rapids AP架构为例，其采用3块计算与内存Tile，以及2块I/O Tile。计算与内存Tile内部集成CPU核心、缓存和内存控制器，负责主要计算任务及内存访问；I/O Tile则负责UPI、PCIe、CXL等外部高速接口，以及部分数据处理加速功能。不同Tile各自承担相应的任务，再通过封装内部的互连完成数据交换。

按照功能拆分Tile，让英特尔能够根据产品定位调整计算资源和Tile配置，同时结合不同制造工艺进行组合。 在Granite Rapids AP架构中，计算与内存Tile采用Intel 3工艺，I/O Tile采用Intel 7工艺。CPU计算核心对晶体管密度、性能和能效有较高要求，采用更先进的制程有助于提升计算部分的性能；I/O部分则可以根据接口和数据传输需求选择相应工艺。通过这种方式，英特尔能够分别优化不同功能模块，减少所有模块都依赖最先进制程带来的制造成本压力。

随着Tile数量增加，芯粒之间的数据交换也对封装互连提出了更高要求。为此，英特尔采用EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）技术连接不同Tile。其核心是在封装基板中嵌入小型硅桥，硅桥内部设有多层金属布线，芯片通过微凸点与硅桥连接，从而在不同裸片之间建立高密度互连通道。与使用大面积硅中介层的方案相比，EMIB只在需要高速互连的位置设置硅桥，减少了对大面积硅中介层的需求，有利于控制封装结构和成本，同时支持多个裸片之间的高带宽通信。英特尔还发展了Foveros垂直堆叠技术，并在其他封装方案中探索EMIB与Foveros的结合，进一步拓展多裸片集成方式。

Arm：开放计算子系统与双芯粒CPU并行推进

Arm的Chiplet布局有其特殊性。长期以来，Arm主要向芯片设计企业提供CPU核心IP和计算子系统，帮助合作伙伴开发自己的处理器。因此，Arm在芯粒领域的布局主要围绕计算模块预集成、接口配置和开放生态展开。近年来，Arm也开始将业务延伸至自有芯片产品，探索不同的芯粒集成方式。

其中，Neoverse CSS（Compute Subsystems，计算子系统）是Arm面向数据中心和服务器市场推出的预集成计算平台。它将Neoverse CPU核心、核心网状互连网络（CMN）、内存、I/O及相关控制模块进行整合，并经过配置、验证和性能优化。合作伙伴可以在此基础上，根据产品需求调整核心数量、内存配置和I/O接口，再加入自身设计的功能模块，开发定制化处理器。

在芯粒互连方面，Neoverse CSS支持AMBA CHI C2C等裸片间互连接口，可以用于多芯粒处理器和异构计算系统。Arm还通过Arm Total Design生态，联合芯片设计、EDA工具、晶圆代工和封装企业，为合作伙伴提供从IP集成到芯片制造的支持。这种方式能够减少客户从零开始搭建计算子系统所需的设计和验证工作，加快定制芯片的开发进程。

2026年3月，Arm正式发布Arm AGI CPU，这是Arm成立35年多以来首次推出自有量产级芯片产品，也标志着其业务从提供处理器IP和计算子系统进一步延伸到完整CPU产品。Arm AGI CPU基于Neoverse V3 CSS打造，面向AI数据中心和智能体工作负载，提供64核、128核和136核等不同配置。

在芯片集成方面，Arm AGI CPU采用双芯粒设计。根据Arm在Hot Chips 2026披露的架构信息，每颗芯粒都集成Neoverse V3 CPU核心、六通道DDR5内存子系统及相关I/O功能，两颗芯粒通过UCIe互连连接，整颗处理器最多提供12通道DDR5内存。每颗芯粒内部还采用CMN-S3网状互连网络，负责连接CPU核心、内存和I/O等资源。两颗芯粒之间的UCIe互连总带宽达到2TB/s。

这种设计的一个特点，是将计算核心与本地内存资源放在同一颗芯粒中。本地计算核心可以直接访问所连接的内存资源，减少部分数据访问对跨芯粒通信的依赖。对于内存带宽和访问延迟较为敏感的数据中心工作负载，这种组织方式有助于提高本地内存访问效率。

对于双芯粒架构而言，跨芯粒的数据交换仍然需要处理。如果某个计算核心需要访问另一颗芯粒所连接的内存，数据请求就需要经过UCIe互连传输，访问延迟也会相应增加。因此，Arm通过CMN-S3一致性互连和NUMA（非统一内存访问）架构组织两颗芯粒之间的内存访问，使计算核心能够访问本地及远端内存资源。对于本地内存访问，数据可以直接由所在芯粒的内存子系统提供，当需要访问另一颗芯粒的内存时，则通过芯粒间互连完成数据传输。

英伟达：单片裸片与多芯片互连并行

说回英伟达。此次Vera的选择并不意味着英伟达要彻底“倒车”回单片设计路线。

回顾其数据中心CPU产品布局，英伟达一直在探索单片裸片集成与多芯片高速互连相结合的设计思路。

以Grace系列为例，单颗Grace CPU采用单片裸片设计，将72个Arm Neoverse V2核心、114MB L3缓存，以及英伟达自研的可扩展一致性互连架构（SCF）集成在同一块裸片上。SCF采用网状互连结构，负责连接CPU核心、缓存、内存和系统I/O等资源，为处理器内部的数据交换提供支持。

在此基础上，英伟达进一步推出Grace CPU Superchip，将两颗独立的Grace CPU通过NVLink-C2C高速互连技术连接，组成拥有144个CPU核心的处理器模块，双向互连带宽达到900GB/s。NVLink-C2C支持两颗CPU之间的缓存一致性，使其能够共享数据和内存资源，协同处理计算任务。

首先是数据传输效率。 CPU内部的计算核心需要频繁访问缓存、内存，并与其他核心交换数据，功能模块的集成方式直接影响数据传输路径。单片设计将计算核心、共享缓存和片上互连集中在同一块裸片上，数据可以通过片上网络传输，减少跨裸片通信的延迟和功耗。多芯粒设计则需要通过裸片间互连完成数据交换，增加了接口电路和封装互连环节，也会带来额外的通信开销。因此，对于核心之间需要频繁交换数据、共享缓存访问要求较高的负载，计算资源的紧密集成具有优势。

其次是制造工艺与成本。 单片设计需要在同一块裸片上集成更多功能，裸片面积越大，制造过程中受到缺陷影响的风险通常越高，成品率也更难控制。Chiplet将大型芯片拆分成多个较小的裸片，可以提高单个裸片的制造良率，并允许不同功能采用不同工艺节点。例如，计算核心可以采用先进制程，I/O等功能则可以采用成熟制程，从而减少非核心计算部分对先进制程的依赖。这种功能与工艺的分离，让芯片厂商能够更灵活地安排制造资源。

最后是产品扩展与设计复用。 单片设计需要将更多功能集中在同一块裸片上，核心数量、缓存容量和I/O配置发生变化时，往往需要重新调整整体芯片设计。Chiplet则可以将计算、内存和I/O等功能模块相对独立地开发和制造。厂商能够通过调整计算芯粒数量形成不同核心规模的产品，也可以在升级计算核心时保留已经成熟的I/O模块，减少重复开发工作。这种模块化设计有助于缩短产品迭代周期，也为不同规格处理器的开发提供了更多组合空间。

从数据传输、制造工艺到产品开发，芯片集成方式会影响CPU的性能表现、成本结构和产品迭代效率。单片设计更重视计算资源之间的紧密协同，Chiplet则为功能拆分、工艺搭配和模块复用提供了更大的空间。

从目前高性能CPU的发展来看，Chiplet仍将是重要的技术路线，尤其是在核心规模扩展、设计模块复用和不同工艺节点组合方面具有优势。不过，单片计算裸片依然有其应用空间。对于核心间通信频繁、共享缓存访问要求较高的计算部分，集中集成仍然能够带来延迟和通信效率方面的优势。未来，单片设计与多芯粒集成也可能在同一颗处理器中结合使用。

随着先进封装和芯粒互连技术的发展，CPU架构设计将进一步向精细化的功能划分发展。厂商可以根据不同应用场景，决定哪些计算资源需要紧密集成，哪些功能适合独立制造，再通过定制化芯粒组合实现不同的产品需求。未来CPU集成架构的竞争，将更多体现在功能模块的组织方式、芯粒间互连性能，以及不同模块能够实现高效协同。

也许，在不久的将来，英伟达此次的“反潮流”会被证明是一次“先锋之举”。