不用复杂工艺，这两种不同的芯片材料也能直接叠着做了？

近日，南京大学电子科学与工程学院余林蔚教授团队在硅纳米线与氧化物半导体单片三维异质集成领域取得新进展。为了突破传统二维平面集成密度的限制，研究团队依托自主开发的面内固液固硅纳米线生长技术，构建了无需生长后氢钝化的p型硅纳米线晶体管，并将其与n型铟镓锌氧薄膜晶体管进行器件级垂直堆叠，成功形成了单片三维互补场效应晶体管结构。

在具体的器件参数上，底层p型硅纳米线晶体管的最小亚阈值摆幅达到93mV/dec，开关电流比超过10的8次方，硅纳米线平均直径控制在30.6±1.2nm。在垂直集成的互补结构中，p型与n型器件的亚阈值摆幅分别为120和133mV/dec，反相器在5V供电下峰值电压增益达到103V/V，并进一步验证了NOR、NAND和OR逻辑门的功能。

团队创新生长工艺，从源头规避氢扩散干扰

硅和氧化物半导体异质集成在业界早有探索。低温多晶硅氧化物技术已经在OLED显示驱动中商用，利用低温多晶硅的高迁移率做驱动电路，利用铟镓锌氧的低漏电做像素开关。但要把这两类晶体管从平面并排放置推进到垂直堆叠，中间横着一道工艺障碍，即传统低温多晶硅工艺中的氢相关处理，会让氢向氧化物半导体扩散，进而改变铟镓锌氧中的载流子浓度和缺陷状态，影响器件性能与稳定性。

余林蔚团队选择的技术路径，是在硅纳米线的生长环节就把这道障碍绕开。团队采用面内固液固技术，通过预先定义的引导沟槽控制硅纳米线的生长方向和位置，纳米线长成之后不需要额外引入氢钝化步骤。在生长阶段从源头消除氢干扰之后，后续的介质沉积、垂直互连和铟镓锌氧沟道制备才有可能在硅器件上方直接完成，形成真正的器件级垂直堆叠，而不是把两颗已经做好的芯片用键合的方式贴在一起。

这一研究的意义在于证明了硅与氧化物能够以单片工艺真正实现垂直集成。与依赖高精度电子束曝光定义沟道的路线相比，面内固液固生长通过预定义位置和方向形成有序纳米线阵列，展现出了面向大面积制备和阵列化集成的产业化潜力。

硅与氧化物器件特性匹配，互补逻辑门全面跑通

垂直堆叠的难点不止于“叠上去”。p型硅器件和n型氧化物器件来自两套不同的材料体系，如果二者的阈值电压、开关陡度和电流驱动能力无法匹配，叠出来的互补结构在逻辑翻转时就会失去对称性，噪声容限被压缩，电路功能无从谈起。

测试数据表明，单管层面，p型硅纳米线晶体管亚阈值摆幅93mV/dec，开关比超过10的8次方，并且在3600秒的正负栅极偏压应力测试中保持了较小的阈值电压漂移。进入垂直互补结构之后，p/n器件的亚阈值摆幅分别为120和133mV/dec，阈值电压接近零，两者的电流驱动能力实现了高度匹配。

由这一对器件构成的反相器，峰值电压增益103V/V，高、低电平噪声容限接近对称，分别为0.45倍和0.44倍供电电压。团队进一步把结构扩展到NOR、NAND和OR门，动态输入输出响应与预期逻辑功能一致。

这一层层递进的验证结果说明，硅与氧化物的异质垂直集成，在材料兼容性、器件一致性和逻辑电路功能三个层面上均已走通，并非单纯将两个性能优异的器件简单拼凑在一起。

突破单一材料体系局限，异质结构提供全新解

放到产业视角来看，互补场效应晶体管（CFET）之所以持续受到行业关注，根源在于平面微缩的空间正在收窄。IMEC将CFET的垂直堆叠架构列为突破下一代先进制程的核心方案，目标指向2038年0.3纳米等级的节点。三星在2026年VLSI研讨会上展示了42纳米栅极间距的三维堆叠晶体管，被视为CFET方向上的重要工程进展。这些方案的共同逻辑，是把n型和p型晶体管从水平并排改为垂直堆叠，在近似一半的占位面积内实现同等的逻辑功能。

在这一背景下，该研究并非意在替代主流CFET产业化路线，余林蔚团队的工作回答的是一个更靠前的问题：在硅之外引入氧化物半导体，能不能用单片工艺实现器件级垂直集成，并且获得可用于逻辑电路的互补特性。铟镓锌氧的低温制备特性与后道工艺兼容性，使它天然适合在已经完成前道硅器件的晶圆上继续往上叠。

如果这条路径在阵列一致性和工艺集成度上继续推进，它为三维逻辑提供的不一定是“更多同一类晶体管”，而是一种全新的立体架构思路，在不同层上放置不同材料体系的晶体管，让逻辑、存储或传感功能在垂直方向上按需分配。从实验室的器件级演示到可制造的集成方案之间，还有一致性、热管理和工艺集成度等一系列工程问题需要回答。但这组数据至少表明，三维逻辑的拼图游戏，目前已经找到了另外一种可行的排列组合。