在200毫米晶圆上“3D造楼”

单片3D（M3D）集成提供了一种途径，可以通过扩展多功能逻辑和存储器器件的高密度垂直堆叠，来突破传统硅互补金属氧化物半导体（CMOS）技术的扩展极限。在这里，我们展示了在200毫米硅片上实现三层原子层沉积氧化铟（InOx）器件的晶圆级M3D集成（制造超过10万个器件），包括铁电、增强型和耗尽型场效应晶体管。我们实现了低至0.04V的阈值电压标准偏差，平均电子迁移率高达91.6cm²V⁻¹s⁻¹，并且实现了完全功能的跨层电路。利用定制的InOx工艺设计套件，我们开发了一个面向大型语言模型工作负载的四层3D存内计算加速器，相比2D基线实现了1.4×到2.9×的加速，并在能量-延迟积方面取得了相当的提升。这些成果表明，原子层沉积InOx M3D集成是一种可扩展且与CMOS兼容的平台，非常适合下一代人工智能硬件和先进电子技术。

新材料和器件的异质集成对于维持现代半导体行业的晶体管缩放以及推进具有扩展功能的互补金属氧化物半导体（CMOS）X范式至关重要。这种集成大多可以通过晶圆键合或其他转移技术实现；然而，这些方法通常会受到特征尺寸、成本和成功率的限制。另一种方法是单片三维（M3D）集成，它需要与后端工艺（BEOL）兼容的工艺。为了保持底层的功能，热预算必须保持在400°C以下。这带来了一个挑战，因为直接生长或单片集成许多新型材料——例如III–V化合物或锗——通常需要高温外延工艺。原子层沉积（ALD）的非晶氧化物半导体提供了M3D集成的一个有前景的解决方案。纳米级薄的氧化铟（InOx）层可以通过低温工艺（约225°C）在各种基底和复杂结构上均匀且保形沉积，使其完全兼容BEOL。基于ALD InOx的薄膜晶体管（TFT）表现出优异的性能，包括超高开态电流、高偏压稳定性、低关态电流以及超低接触电阻。

除了在逻辑应用上的潜力，将铁电材料与InOx结合还使得铁电场效应晶体管（Fe-FETs）展现出很有前景的特性，比如宽存储窗口（MW）、强保持性和高耐久性。随着计算能力需求的增长，像存内计算和类脑计算这样的新兴模式需要多功能晶体管的紧凑集成。将非挥发性存储技术（如Fe-FETs）与逻辑器件结合的垂直堆叠多层架构（M3D集成）为实现高能效、高性能计算系统提供了一条非常有前景的路径。此外，将工艺扩展到200毫米或300毫米的硅晶圆，是评估这种ALD氧化物半导体技术作为未来制造可行方案的重要里程碑，同时也适用于其他新型通道材料。在大规模生产中，评估器件性能、良率和均匀性至关重要。对晶圆级晶体管进行统计分析对于评估材料和工艺质量非常关键，这也使得ALD氧化物半导体更接近实际应用。

在这项工作中，我们制造并系统地表征了200毫米晶圆级别的单片集成多层ALD InOx基Fe-FETs和FETs，实现了高均匀性、高良率和优异的器件性能。我们对由Fe-FETs、增强型（E型）晶体管和耗尽型（D型）晶体管组成的三层堆叠进行了统计分析。此外，通过将不同层的多功能器件互连，我们展示了多级铁电非易失性存储器（MLFe-NVM）、逆变器和嵌入式动态随机存取存储器（eDRAM）。这个基于氧化物半导体的M3D平台还通过为大型语言模型（LLMs）量身定制的存内计算加速器（CIM加速器）得到了验证，展示了显著的性能和能效提升。这些结果凸显了ALD InOx作为下一代三维（3D）集成半导体系统可扩展且多功能的基础。

200毫米晶圆上的ALD氧化物半导体

基于ALD InOx的M3D集成多层器件的结构如图1所示。通过利用垂直（面外）方向的尺寸，这种架构可以进一步实现半导体缩放并实现多功能异构集成。我们制作了一片200毫米的硅晶圆，里面集成了三层ALD InOx器件，共覆盖52个裸片，超过10万个器件。兼容BEOL的制造工艺（详见方法部分）被用于依次集成第1层的Fe-FET、第2层的E模FET和第3层的D模FET。第1层Fe-FET使用铁电HfZrO2(HZO)作为栅介质。高角环形暗场扫描透射电子显微镜（HAADF-STEM）成像以及栅金属区域的能谱映射(EDS)（图1d）清晰显示了垂直堆叠的器件层，包括三层InOx通道、铁电HZO、Al2O3隔离层以及HfO2介电和封顶层。沿面外方向的线扫描（补充图1）确认了各层的纳米级均匀性，并显示了清晰的界面。

短通道（Lch=100nm）和长通道（Lch=1μm）ALD InOx FET的迁移特性和输出特性如图2所示。器件表现出优异的晶体管特性，包括几乎没有滞后，开关电流比超过10个数量级，亚阈值摆幅低（SS=70mV/十倍电流）以及长通道器件的良好饱和特性。短通道器件表现出高驱动电流，在Lch=100nm时达到1000μA/μm。通道长度缩放行为（图2c、d）显示出一致的导通电导和较小的阈值电压（Vth）下降，器件变化也很小。为了全面评估器件性能及晶圆间一致性，制作了五片200mm的InOx测试晶圆，每片包含膜厚和栅介质配置的不同变化（见补充图2）。图2e展示了在Lch=5μm条件下，每种情况超过700个器件的统计分析，突出显示了由于表面电子积累而导致的InOx膜厚对阈值电压的依赖性。较厚的膜表现出更高的Vth可变性（氧化物通道厚度Tch=3.5nm时标准偏差σVth=0.18V），而较薄的膜则提高了均匀性（Tch=1.8nm时σVth=0.04V），这是由于晶圆上厚度波动减小（补充图3）。热处理提供了有效的调节手段：氧化物退火可提升器件性能并改变Vth（图2f）。不同InOx厚度和退火条件下提取的参数（Vth、SS和迁移率）总结于图2g。300°C退火的器件性能改善，平均场效应迁移率达到91.6cm²/V·s。200mm晶圆尺度的ALD InOx FET展现出优秀的均匀性，如补充图4所示的137个器件一致的输出特性，证明其适合半导体技术的大规模制造。在这些优化基础上，通过直接在InOx上引入铁电HZO制作了晶圆级ALD InOx Fe-FET。InOx提供的高热稳定性和适当的界面应变有助于HZO铁电晶化，使得界面层自由Fe-FET成为可能。Fe-FET栅堆的极化-电压（P-V）特性及从金属-铁电-半导体-金属（Pt-HZO-InOx-Ni）电容器中提取的剩余极化（Pr）分布图，覆盖52个裸片，确认了200mm晶圆上的铁电性能均一性（图2h、i）。

凭借出色的器件性能和低变异性，以及通过退火、薄膜厚度控制和表面封装调节阈值电压并增强器件稳定性的能力，我们现在可以在200毫米晶圆上实现基于ALD InOx的M3D器件的垂直多层集成。如图3所示，M3D集成从第1层的Fe-FETs开始。在正向和反向扫描下测量的200毫米多层晶圆上超过300个Fe-FETs的迁移特性显示出较大的MW和一致的性能。器件表现出记忆状态“0”和“1”之间的明显区别，分布之间没有重叠。正向扫描的阈值电压直方图（平均Vth=0.76V）、反向扫描（平均Vth=-1.42V）以及MW（平均MW=2.18V，标准偏差σ=0.24V）显示了紧密的分布。从200毫米晶圆上52个裸片提取的MW的颜色映射证实了出色的晶圆级均匀性。第二层ALD InOx E型FETs直接使用BEOL兼容工艺制造在第1层Fe-FETs之上，由17纳米隔离介电层分隔。在不同漏极电压（Vds=0.05V和1V）下测量的超过300个器件的迁移特性，以线性和对数尺度展示，如图3d所示。图3e的直方图显示阈值电压分布紧密，变异最小（平均Vth=0.09V，标准偏差σ=0.11V），电子迁移率高（平均μ=63.5cm²V⁻¹s⁻¹），亚阈值摆幅低（平均SS=0.124V/十倍）。整个200毫米晶圆的Vth图确认了第2层E型FETs出色的良率和均匀的电气特性。第三层ALD InOx D型FETs采用类似的BEOL兼容工艺制造，使用更厚的InOx薄膜来移动阈值电压。第3层D型FETs在200毫米晶圆上的电气特性和相应的统计分布如图3g,i所示。增加的薄膜厚度带来了性能提升，包括更高的电子迁移率，达82.0cm²V⁻¹s⁻¹。与第2层器件相比，D型FETs还表现出更低的变异，平均Vth=-1.18V，标准偏差σ=0.07V。顶层制造的器件与下层器件相比性能没有下降，说明集成工艺稳健可靠。值得注意的是，多层器件的垂直堆叠不限于三层；可以通过重复工艺步骤集成更多层。InOx BEOL材料平台的热稳定性得到了进一步支持，因为Fe-FETs、E型FETs、D型FETs以及集成电路在封装和后处理退火过程中，其电性能没有下降，包括保持或改善的传输特性、SS、Vt、迁移率μ和偏压稳定性，如扩展数据图1–4和补充图5和6所示。在这项工作中，我们成功展示了200毫米晶圆上的三层M3D集成，确认下层器件在上层器件制造后仍然完全可用。这验证了该方法的可扩展性及其进一步垂直拓展的潜力。

与近期兼容BEOL的通道平台34–54（扩展数据表1和扩展数据图5）进行的基准测试显示，我们的InOx技术在器件级运行范围上具有特别有利的表现。除了高迁移率，这一平台还结合了晶圆级工艺兼容性、低温集成能力以及适合持续多层堆叠的特点，使其有别于其他氧化物和二维材料的方法。这些结果表明，InOx不仅能提供有竞争力的晶体管性能，还为高密度整体三维集成提供了更实际的基础。

跨层集成电路和存储器

与传统的平面电路架构相比，M3D垂直堆叠的多层逻辑和存储结构在面积效率和设计灵活性方面具有显著优势，可以在紧凑的空间内集成多种功能。在我们的工作中，不同类型的器件在三层中垂直集成：第一层是Fe-FETs，第二层是E型FETs，第三层是D型FETs，如图4所示。这种多层配置使多功能逻辑和存储架构成为可能。具体来说，第二层的E型FETs被用作第一层Fe-FETs的访问晶体管，以构建MLFe-NVM。如补充图7所示，通过在存储节点(VSN)存储不同电压，可以实现多级操作，这得益于宽禁带氧化物半导体的超低泄漏电流以及Fe-FET的稳定非易失极化状态。这使得数据存储增加了额外维度。图4b,c显示了对应不同存储电压的不同读出电流水平(Irbl)，这些电流水平由在不同铁电极化状态（向下和向上）下施加的写入电压调控。这些不同的电流水平允许在逻辑状态间不重叠的情况下扩展多级存储操作。我们认为保持性波动主要是由于当前概念验证布线方案中的非理想寄生电容和布局相关耦合，而不是跨层结构的固有限制。通过结合节点的n级电压存储和Fe-FET的m极化诱导状态，MLFe-NVM架构最多支持n×m个存储级别。这种多维存储方法支持具有集成功能的高密度、低功耗存储，在先进的三维电子系统中表现出色。

此外，通过将第二层E模FET与第三层D模FET集成，展示了跨层逆变器。零栅源电压（Vgs）负载跨层逆变器的电压传输特性和电压增益如图4d–g所示。这些逆变器表现出全轨到轨的摆幅（从电源电压VDD到0）以及在VDD=3V时高达23V/V的电压增益。蝴蝶曲线显示出65%的大噪声裕度，确认了逆变器的稳健工作。测量在200毫米晶圆上的52个跨层逆变器的电压传输特性显示出出色的电气均匀性。电压增益和开关阈值（中点电压）的分布变化低，标准差σ=0.15V，如补充图8所示。利用相同的第二层和第三层器件，实现了跨层两晶体管零电容（2T0C）eDRAM单元，其中存储节点（SN）由第三层栅极和第二层漏极连接形成。高性能2T0C eDRAM的关键因素是接入晶体管的超低关态电流以及在正、负偏压应力（PBS和NBS）下的高偏压稳定性。ALD InOx多层FET的PBS结果显示在应力下（VS=3V，相当于1,000s的5.0MV/cm）关态电流受测量限制且阈值电压变化可忽略，即使在高介电常数材料的高场苛刻条件下也是如此。提取的PBS和NBS阈值电压变化仅为10.8mV和−60.3mV，如图4h,i所示，显示出卓越的偏压稳定性。在2T0C eDRAM中于1V读电压下，“0”和“1”存储状态对应的读电流如图4j,k所示。实现了开关电流比超过八个数量级的大存储窗口，突出显示了跨层eDRAM的优秀性能。此外，在200毫米晶圆上测量的52个跨层eDRAM单元表现出一致的性能和高均匀性。综上，这些结果展示了在200毫米晶圆上完整功能的跨层逻辑（逆变器）和存储器（MLFe-NVM和2T0C eDRAM）的集成，为基于ALD生长InOx半导体的实际单片3D集成迈出了重要一步。

氧化铟多层CIM加速器

为了探索我们3D多功能逻辑和存储平台的潜在应用和优势，我们展示了一个案例研究，其中包括为大语言模型（LLM）应用设计的真实3D数字CIM加速器。该设计使用了我们定制开发的氧化物半导体工艺设计套件（PDK），基于我们的平台构建了仅含n型金属氧化物半导体逻辑门（见扩展数据图6）。如图5所示，3D多层架构由四个垂直堆叠的层组成，这些层集成了模拟/混合信号电路、逻辑以及非易失性和易失性存储器，并通过层间通孔（ILVs）互连，实现了真正的逻辑与存储器垂直堆叠架构。3D集成电路（IC）设计流程如图5b所示。整个设计最初根据系统级规范被划分为多个层，每一层由寄存器传输级（RTL）数字顶层描述表示。划分后的设计被综合并分层映射到由我们的InOx E模式和D模式场效应晶体管构成的逻辑门上，从而生成各层的网表。随后采用按层的物理设计方法。每一层的物理设计以自身网表以及来自前一层的抽象文件和ILV位置文件作为输入。每一层都执行标准的2D物理设计流程，包括布局规划、模拟宏单元放置、标准单元放置、时钟树综合、布线和后布线优化。使用我们的PDK实现数字移位累加的示例见补充图9。每一层的最终输出包括它的GDS文件以及更新后的抽象文件和ILV位置文件，这些文件会传递给设计序列中的下一层。

InOx多层3D CIM宏示意如图5c所示。第一层包含一个4Mb的非易失性铁电存储器组，利用Fe-NVM阵列存储LLM模型的所有静态权重。第二层集成了支持第一层Fe-NVM阵列的模拟/数字外围电路，包括用于编程的字线驱动器和用于数据读取的感应放大器。第二层还包含数字CIM逻辑，如加法树、移位加法逻辑、本地控制器以及基于寄存器的输入/输出缓冲器，用于实现基于Fe-FET的非易失性内存计算(nvCIM)。第三层集成了一个2Mb的2-T增益单元eDRAM宏，包括2-T阵列及相应的外围电路，以支持LLM模型的动态计算。得益于2-T单元的超长保持时间，该设计实现了无需刷新的eDRAM宏。第四层是设计的顶层，包含与第三层eDRAM交互的数字CIM逻辑，以及用于协调四层之间计算和数据移动的顶层跨层控制器。完整设计约有120万个逻辑门，通过自研氧化物半导体PDK实现，并缩放到40nm工艺节点。最终合并的3D-IC GDS布局如图5d所示。

如图5e所示，基于Transformer的大语言模型（LLM，补充图10）的主干操作可以根据矩阵-向量乘法（MVM）的性质分为静态和动态两类。在多头注意力机制中，Q、K和V的投影是静态的，因为它们来源于预训练的主干网络，使它们非常适合用于Fe-NVM中的非易失性nvCIM。相比之下，注意力分数的计算Q×KT和A'×V是动态的，因此更适合在动态eDRAM的CIM中执行。利用Fe-NVM和eDRAM在3D CIM宏中的整体集成，并扩展我们的3D CIM宏，我们提出了一种端到端的LLM加速器设计，如图5f所示。该架构集成了3D CIM宏、softmax单元、累加器、全局缓冲区和片上网络（NoC）。LLM加速器使用我们内部的框架进行评估，该框架通过处理详细的模型参数、芯片配置设定和校准的M3D技术库（补充图11），进行全面的模型到芯片映射。该框架系统地将模型层编译为静态和动态操作，并通过探索多种映射方案优化操作调度和数据流，依据3D CIM宏的架构特性进行指导。加速器的性能指标，包括能耗、加速比和能量-延迟乘积（EDP）改进，都在最新的LLM模型（如BERT、GPT-2和DeiT，见图5g）上的推理工作负载中进行了评估。与传统的2D设计相比，所提出的M3D架构分别在GPT-2和BERT-small模型上实现了1.4×到2.9×的加速，并获得了相当的EDP收益，展示了M3D设计和技术平台带来的系统级性能增强。2D基线定义为在相同面积约束和NVM/eDRAM组成比例下，采用平面氧化物半导体FET实现的设计，并使用相同的工作负载映射策略和模型配置。这种方法体现了M3D集成在有效资源密度和数据移动方面的影响。通过与最先进系统（扩展数据表2）进行基准测试，包括基于2D材料的处理器、基于CNT的处理器以及最近的3D以存储为中心的架构，凸显了本工作的主要系统级进展：增强的集成能力与更广泛的工作负载支持的结合。

结论

M3D集成通过在不同层上垂直堆叠具有多种功能的晶体管，并将它们紧密互连形成紧凑型多功能系统，从而克服了传统二维架构的限制。我们展示了一个基于ALD生长的InOx器件的晶圆级M3D平台，实现了铁电、增强型（E-mode）和耗尽型（D-mode）FET垂直堆叠并兼容BEOL的集成，适用于200毫米硅晶圆。所制备的器件表现出优秀的电性能、高均匀性和稳健的跨层功能，使在紧凑3D结构中实现多功能逻辑和存储系统成为可能。利用该平台，我们实现了一个针对大语言模型（LLM）工作负载的全堆栈CIM加速器，展示了非易失性存储器、易失性存储器以及数字/模拟逻辑在四层垂直互连结构中的高度集成。系统级评估显示，与传统二维架构相比，其性能和能效都有显著提升。进一步扩展将需要对三维堆栈进行系统设计，更严格地控制氧化物半导体工艺以定制器件特性，并谨慎管理寄生耦合和热传导，这些都是二维电路无法直接推断的。同时，还需要更大规模的硬件演示来验证预测的CIM性能和能效。

方法

ALD和器件制造
整个制造流程如图1c所示。器件制造过程从200毫米的硅片开始，表面有1.5微米的SiO2，然后进行标准清洗程序，包括用甲苯、丙酮和异丙醇进行超声冲洗，以去除可能的有机颗粒和污染物。在200°C下使用等离子增强原子层沉积（PE-ALD）沉积10纳米的Al2O3层。随后采用标准剥离工艺制作FET和Fe-FET的40纳米镍或铂底栅。接着，在200°C下通过PE-ALD沉积6纳米HfO2高介电层或15纳米HZO铁电层，其中Hf和Zr前驱体分别为[(CH3)2N]4Hf(TDMAHf)和[(CH3)2N]4Zr(TDMAZr)。随后，通过ALD在225°C下沉积1–3纳米的In2O3，铟和氧前驱体分别为(CH3)3In(TMIn)和H2O。TMIn前驱体加热至60°C以提供足够的蒸气压。通过ALD循环次数可以精确控制薄膜厚度。通道隔离通过氩等离子体干刻In2O3层实现。接着沉积40纳米的镍层作为源/漏电极。器件随后在O2气氛下以不同比例（190–300°C）退火。为了激活铁电层，进行400°C的氮气退火。通过在150°C下PE-ALD沉积7纳米的HfO2封顶层，然后在200°C下沉积10纳米的PE-ALD Al2O3绝缘层，实现多层结构。通过重复制造步骤，成功在200毫米硅片上实现了三层氧化物半导体Fe-FET和FET。值得注意的是，整个制造过程与BEOL集成兼容，最高热预算为400°C。在目前的M3D器件演示中，布局尚未优化以最小化寄生电容和耦合，这两者在未来设计中可以进一步降低。

晶圆级电气测量和统计方法

在25°C、常压的氮气环境下，使用FormFactor PAV200 200毫米半自动探针台对制造的多层200毫米晶圆进行了表征。晶体管、反相器和存储器的电气特性使用Keysight B1500A半导体器件参数分析仪测量。极化-电压回线使用Radiant Premier II铁电测试仪测量。除非另有说明，表征的器件通道长度为5μm。

亚阈值摆幅是从转移特性在归一化漏电流约为10⁻⁴μA/μm附近的反向斜率中提取的。阈值电压是使用恒流法在归一化漏电流为10⁻³μA/μm时提取的。场效应迁移率是在线性区使用最大跨导法提取的。所有器件参数都是从Vds=0.05V下测得的转移特性中提取的。在偏压稳定性测试中阈值电压的变化是使用线性外推法确定的。

箱线图显示了第25到75百分位的数据，中间的线表示中位数，中间的符号表示均值。触须延伸到距四分位距1.5倍范围内的最极端数据点，其中四分位距是第75百分位与第25百分位的差。对于图2中的传输特性叠加曲线，分类为异常值的器件被排除在展示曲线之外，以便更好地观察与工艺相关的器件行为。高斯曲线是用样本均值和标准差生成的。具体的样本数量在相应的图例中提供。

高分辨率STEM

透射电子显微镜（TEM）、选区电子衍射、EDS元素映射和HAADF-STEM分析都是在200kV下使用FEI Talos F200X进行的。样品是通过Helios G4 UX双束系统进行聚焦离子束提取准备的。

氧化物半导体PDK

基于InOx增强型和耗尽型晶体管的测量电特性，开发了一个定制的氧化物半导体PDK。创建了参数化的Verilog-A晶体管模型，用于在Cadence Virtuoso中进行器件级和电路级仿真。使用增强型晶体管作为下拉开关器件，耗尽型晶体管作为有源负载，构建了一个仅包含n型金属氧化物半导体的标准单元库。通过晶体管级仿真验证了标准单元的逻辑功能和瞬态响应。氧化物半导体PDK包括描述标准单元逻辑、时序和功耗特性的Liberty格式（LIB）文件，包含其物理摘要的库交换格式（LEF）文件，定义布线层和ILV设计规则的技术文件（TechLEF），以及包含完整标准单元布局的GDS文件。

电路和物理设计流程

存储器阵列和模拟或混合信号外围电路使用Cadence Virtuoso设计和仿真，并采用自定义Verilog-A晶体管模型。数字计算和控制模块使用Verilog HDL描述，并通过Questa进行功能验证。逻辑综合使用Cadence Genus进行，将RTL设计按层次映射到自定义InOx标准单元库。综合后的网表随后使用Cadence Innovus在逐层的3D物理设计流程中实现。对于每一层，物理设计流程包括布局规划、模拟宏单元放置、标准单元放置、时钟树综合、布线和布线后优化。除了自身综合的网表之外，每一层还使用从前一层生成的物理抽象和ILV位置文件作为设计输入。物理实现完成后，会导出更新后的抽象文件和ILV位置文件，并与GDS布局一起传递到下一层。这种顺序流程保持了ILV的对齐，并确保跨层连接的一致性。最后，所有层的布局垂直对齐并合并，生成完整的3D-IC GDS数据库。

系统仿真与基准测试

我们使用模型到芯片映射框架对系统级进行了评估。该框架以模型拓扑和参数、芯片配置以及校准后的InOₓ工艺库为输入。通过使用定制氧化物半导体PDK对存储阵列、外围电路和标准单元进行仿真，获得了电路级特性。对于每个工作负载，模型层的计算被划分为静态和动态的矩阵-向量乘法操作。这些操作分别映射到3D宏中的Fe-FET和eDRAM CIM资源。片上网络通信模式通过路由器微架构和轨迹驱动的流量注入进行仿真，并根据物理设计进行了通信成本评估。通过将工艺库参数与分层执行轨迹整合，估算了端到端延迟、能耗以及能量-延迟乘积。每个推理工作负载都使用相同的模型配置评估了3D架构及其2D基准。2D基准是一个平面氧化物半导体实现，其芯片占地面积、Fe-FET/eDRAM组成比例和负载映射策略都与3D设计保持一致。

扩展数据表1 | 适用于单片3D集成的BEOL兼容通道平台的器件级基准测试

扩展数据表2|多层ALD氧化物半导体3D集成电路的系统级基准测试