SK海力士推进iHBM，散热性能提升30%

韩国存储大厂SK海力士是最早研发高带宽内存（HBM）的企业之一，其正和供应链合作伙伴商讨下一代HBM产品iHBM。HBM内存芯片将多层DRAM堆叠在基底裸片上；散热片或液冷装置位于堆叠结构顶部，因此会产生散热难题。为解决这一短板，SK海力士将散热结构直接集成进HBM封装内部，提升散热能力。

HBM芯片由多层DRAM堆叠而成。这些堆叠层搭建在基底裸片之上，基底裸片连接硅中介层，让HBM能够和GPU芯片并排摆放。中介层再连接封装基板，基板接着接入印刷电路板，由电路板把整个封装和整机系统连通。在HBM的DRAM堆叠内部，各层DRAM产生的热量往往需要同时向上、向下传导。封装上方配有散热均热板与冷板，底部基板则把热量传导至整机散热模块。

SK海力士的下一代iHBM内存芯片设计已经取得进展，正和海内外材料、设备供应商沟通量产方案，讨论内容包含iHBM的量产规划与落地应用，目标解决HBM的发热问题。消息人士透露，这家韩国厂商希望推进iHBM的量产与商业化。传统HBM堆叠结构的热量容易困在堆叠中间，散热存在瓶颈；iHBM在裸片到裸片物理层（D2D PHY）中加入集成散热结构（ICE），最高可降低30%热阻。

SK海力士当前的重心是HBM4的生产，不过其规划中也会把iHBM技术用在下一代HBM5上。iHBM将沿用SK海力士的大规模回流模塑底部填充（MR-MUF）技术，供应链搭建方式和现有供应商体系相近。

值得注意的是，此前SK海力士详细公布了自身先进封装技术路线，从混合键合起步，延伸至英特尔EMIB方案，最终目标实现3D集成。

2.5D封装技术基线

SK海力士美洲封装工程副总裁Lee Jae‑sik将HBM描述为一套3D堆叠结构，由基底裸片加上最多16层核心裸片堆叠而成。在2.5D封装中，GPU与HBM存储立方体并排放置在硅中介层之上，通过16个通道合计1024个I/O接口完成通信；每个存储阵列包含4个切片，16层堆叠共有4个存储阵列。中介层接口是内存与加速器的交汇点，也是后续所有环节的压力集中点。

SK海力士表示，尽管HBM每GB成本更高，但更广泛的应用可以节省电路板空间、降低功耗与使用成本。文章通过一组对比加以说明：4颗HBM3E器件，占用更小面积，却可以实现比12颗GDDR6器件更高的带宽与容量。

每一代产品，上述性能差距都在持续拉大。HBM2E单堆叠带宽为460GB/s，HBM3达到717GB/s，HBM3E提升至1024GB/s；到HBM4，I/O接口提升至2048个，带宽直接翻倍至约2TB/s。封装面积也随之增大，基底尺寸从10×11毫米增长到HBM4的约12.4×11毫米。HBM4拥有超过20000个硅通孔（TSV）以及16148个基底微凸点，Z轴高度775微米；目标实现2TB/s以上带宽，能效提升40% 以上，热阻得到改善。容量最高可达48GB，12层堆叠已经实现量产，16层堆叠正处于工艺验证阶段。

两种键合路线，受限的Z轴高度预算

当前HBM主要采用两种封装工艺：带非导电膜的热压键合（TC‑NCF）、大规模回流模塑底部填充（MR‑MUF）。TC‑NCF对裸片翘曲容忍度更好，但热阻更高、生产效率偏低。MR‑MUF生产效率更高、热阻更低，但更容易出现翘曲问题，间隙填充也存在短板。工艺选型会直接影响后续良率与散热表现。

键合工序背后是一整套晶圆级工艺流程：硅刻蚀、TSV铜填充、后端金属化、晶圆减薄、背面处理、切割以及测试。SK海力士采用已知良好堆叠裸片（KGSD）晶圆测试，可以在存储立方体进入系统级封装之前完成筛选，避免有缺陷的堆叠占用昂贵的中介层面积。TSV制备、微凸点、晶圆减薄与堆叠是主要技术难点；一方面要处理工艺均匀性、良率以及铜污染问题，另一方面还要解决薄裸片处理与翘曲控制难题。

SK海力士已经将升级版MR‑MUF工艺应用于16层HBM3E产品，新增翘曲控制与窄间隙填充细间距互连两项技术。在维持775微米封装高度不变的前提下，在原有12层堆叠基础上再增加两层裸片，就必须同时降低裸片厚度、间隙高度以及凸点间距，并且不能牺牲间隙填充质量。