NAND不再只拼层数，巨头“兵分三路”谋突围

近期，三星在GMIF2026上展示了400层以上的V10 BV-NAND，铠侠与闪迪（Sandisk）亮出了基于CBA键合架构的第十代3D NAND。与此同时，SK海力士不仅公布了基于3D FeNAND的存内计算研究成果，还与闪迪联合推动了HBF（高带宽闪存）标准在OCP峰会上的实体模型展出。此外，美光也公布了跳过G10、直接采用晶圆级键合技术的400层以上G11 NAND计划，并提出了将NAND推向计算芯片身旁的“近GPU NAND”布局。这些头部厂商的动作说明，NAND的演进正在转向键合堆叠、存内计算和分级近存三条不同的技术路线。

过去，3D NAND的进化史就是一部“叠楼史”。从早期的32层、64层，一路增加到200层、300层。层数的多少，几乎成了衡量NAND技术代际的唯一标尺。只要把楼盖得更高，就能在同样的硅片面积里塞进更多的数据。

但是，当层数逼近400层甚至更高时，这栋摩天大楼的地基开始晃动了。

最直接的阻碍来自制造维度的物理极限。3D NAND的核心工艺是“深孔刻蚀”，也就是要在几百层不同材料交替的厚膜里，打穿出贯穿上下的垂直通道。随着层数向400层以上迈进，孔的深度达到了十几微米，而孔径往往只有百纳米级别。这种极高的深宽比，导致等离子体很难均匀进入孔底，孔洞容易出现上宽下窄的锥形形貌，或者刻蚀不到位。刻蚀稍微有一点不均匀，沟道电流就会严重衰减。

更棘手的是晶圆翘曲。几百层不同薄膜叠加在一起，热胀冷缩带来的内应力会让整片晶圆明显翘曲。一旦翘曲度超标，光刻机就无法精准对焦，甚至在机台真空吸附晶圆时直接发生碎裂。

除了制造，芯片架构的效率也到了衰减的临界点。在传统设计中，负责逻辑控制的外围CMOS电路和存储阵列是并排放在同一片晶圆上的。层数越高，外围电路需要占据的面积就越大，导致“堆叠效率”不升反降。此外，楼盖得越高，连接底层的位线就越长，寄生电容和电阻负载随之急剧上升，信号传输频率被严重拖慢。 

传统“单片一次性沉积刻蚀”的路线，边际成本越来越高昂。在地面继续加盖楼层已经触及物理天花板，巨头们只能改变思路，寻找新解法。 

面对这同一道难题，三星、SK海力士、铠侠、闪迪以及美光等全球头部存储厂商，分别从制造工艺、计算范式和系统层级，给出了三种不同的突破方向。

第一条技术路线是用键合绕开单片极限。既然单片晶圆承受不了那么高的层数，那就把原本挤在一整片晶圆上的结构分成两片，分别制造后再贴合起来。

三星的V10 BV-NAND是这条路线在量产层面的先导。它放弃了在单晶圆上硬刻400多层，而是将存储阵列和外围电路分别在两片晶圆上制造，然后再通过铜混合键合技术，将两片晶圆面对面地垂直贴合。这样一来，深孔刻蚀的压力减半，外围电路也不用再抢占存储阵列的面积。据三星在GMIF2026上披露，V10 BV-NAND相比上一代V9，位密度提升了58%，读写性能提升33%，功耗降低25%。

更激进的验证来自三星的CMB（Cell Multi-Bonding）技术。在2026 IEEE VLSI研讨会上，三星展示了一个突破性的原型：把两片各自堆叠了450层的单元晶圆，通过铜混合键合互连，直接拼成了一座900层的存储阵列，并且已经通电验证了电气连通性。这意味着，通往1000层时代的路径，不再依赖极限刻蚀，而是靠“搭积木”。

铠侠与闪迪则采用了“同源但不同路”的CBA（CMOS直接键合至阵列）技术。“同源”是指它们底层的物理逻辑一样，同样是利用W2W（晶圆对晶圆）键合，把外围CMOS电路和存储阵列分开制造后再贴合；“不同路”则是指两者的主攻方向不同：三星更侧重于通过键合去突破单颗芯片的最高层数，而铠侠则更看重提升能效与接口速率。在第十代3D NAND上，铠侠通过键合使位密度较其首次引入该架构的第八代提升了59%（超过29Gb/mm²），接口速率飙升至4.8Gb/s。同时，他们引入了PI-LTT（电源隔离低电压终端）技术优化I/O接口供电。据Sandisk官方数据，这让数据输入的功耗降低了10%，输出功耗大幅降低了34%。

这几家巨头在键合路线上的底层逻辑高度一致：不再强求单片晶圆承受所有制造压力，而是把“阵列制造”和“逻辑连接”拆成两道工序。这种将两片独立晶圆进行高精度物理贴合的做法，要求极高的表面平整度和纳米级的对准精度，相当于用先进封装的思路，去破解前道制造遇到的物理极限难题。

第二条技术路线是让NAND从存储介质变成计算介质。如果键合路线是在解决“怎么装得更多”，那么SK海力士探索的3D FeNAND，则是在试图打破“存储”的能力边界，让NAND自己学会计算。

在当前的AI大模型推理中，真正的瓶颈往往不是算力不够，而是数据在处理器和存储器之间来回搬运产生的巨大延迟和功耗，也就是著名的“内存墙”。SK海力士公布的3D FeNAND技术，利用铁电材料（氧化铪锆）的极化状态来存储数据。与传统的电荷俘获需要持续供电刷新不同，铁电极化在断电后依然能保持稳定，且能精准控制出128种甚至256种不同的电导状态。

基于这种特性，3D FeNAND可以在存储单元内部直接实现模拟存内计算（A-CiM）。它把乘积累加运算直接放在NAND阵列里完成，从而大幅减少了数据搬运的消耗。据SK海力士发表在IEEE IEDM上的论文数据：在相同芯片面积条件下，3D FeNAND的吞吐量较传统3D NAND阵列提升了10至20倍，能效更是飙升了4000至5000倍。

虽然这仍处于架构研究阶段，距离商业化还有距离，但它向行业证明了：NAND不再只是一个单纯的数据存储介质，在特定的AI负载下，它完全可以进化为一个低功耗的计算节点。相比于在DRAM中做存内计算面临成本和容量密度的限制，NAND先天具备的大容量和低成本优势，使其在承载海量AI权重数据时更具工程落地潜力。

第三条技术路线是在存储层级中给NAND寻找一个新的生态位。前两条路线重构的是NAND内部，这一条调整的是NAND在存储体系里的位置。 

在AI推理中，HBM（高带宽内存）速度极快但容量小、价格昂贵；而SSD容量巨大，但GPU直接访问的延迟又太高。尤其是当下大模型上下文窗口向百万级Token跃升，KV缓存动辄占用上百GB空间，HBM根本装不下，而放到普通SSD里又会让GPU陷入漫长的等待。在“高带宽”与“大容量”之间，现有的方案难以两全，这就为一种兼顾两者优势的新型存储介质留出了空间。

SK海力士与闪迪联合发布的HBF（高带宽闪存）标准，填补了这个空白。

HBF利用TSV（硅通孔）技术，像封装HBM那样垂直堆叠NAND裸片。根据SK海力士与闪迪联合发布的首版HBF规范，HBF支持8层和16层堆叠，单堆叠最高容量达512GB，带宽在0.4TB/s至3.0TB/s之间。它专门用于长上下文KV缓存这种对延迟要求相对宽松，但对容量和成本高度敏感的数据。

美光则选择从物理距离入手，提出了“近GPU NAND”的概念——把高耐久性的NAND直接放到GPU的封装内部，或者紧贴着GPU的PCB板放置，能最大程度缩短物理访问路径。这种专供近端计算的NAND，会牺牲部分存储密度以换取极高的读写速度和寿命，但其成本依然比HBM便宜一个数量级。

键合路线拼的是晶圆对准精度与翘曲管控。随着键合层数的增加，两片晶圆哪怕有纳米级的对准偏差，都会导致良率崩盘；存内计算拼的是模拟状态的精度、一致性与可编程性，如何让铁电单元在不同温度下保持极其稳定的多级状态，是极大的工程挑战；分级近存拼的是内存控制器的系统调度能力，系统必须智能识别哪些数据该留在HBM，哪些该下沉到HBF，这对软硬件协同提出了极高要求。这三条路线的探索，不仅改变了NAND的物理形态，也重构了行业的竞争标准。

这三条前沿路线在落地前，都还需要攻克各自的工程挑战。而在外部，AI大模型爆发带来的数据吞吐量激增，正让NAND面临更大的外部压力。从AI手机的多模态推理，到云端数据中心的超大模型集群，海量数据的吞吐正在对NAND提出更苛刻的要求。

随着DeepSeek等更轻量、高效的模型在终端铺开，AI手机的多模态推理需要频繁读写动辄十几GB的端侧模型数据；AI PC在处理本地生成的图片和视频时，不仅需要极高的顺序读写速度，还要保证长时间高负载下的稳定性；智能汽车的本地大模型部署，更是要求车规级NAND在极宽的温度范围内提供TB级的高可靠容量。同时，在云端数据中心，大模型训练和推理带来的海量数据吞吐，同样在拉动企业级大容量SSD的需求增长。如今的AI计算，已经不再满足于NAND仅仅“存得下”，而是要求它“存得快、存得省电”。

进入2026年，单纯堆叠层数的“叠楼游戏”已经不再是NAND行业的唯一破局方向。无论是三星和铠侠用键合巧解工艺难题，还是SK海力士探索让NAND学会计算、改变其纯存储的角色定位，亦或是美光拉近NAND与计算单元的物理距离，本质上都是在AI海量数据吞吐倒逼下的多维度突围。这些不同的破局方向最终能否走好，既要看各家在良率、精度和系统调度上的实测数据，也要看接下来在端侧与云端的实际应用情况。未来，这三个方向最终能达到怎样的高度，就交由接下来的量产落地来回答。