西门子官宣计算光刻提速12倍

当地时间10月14日，西门子官宣与英伟达在计算光刻（Computational Lithography）上的合作迈入新阶段：英伟达GPU加速库cuLitho正式与西门子签核级制造软件Calibre集成。

工程验证数据显示，关键光刻仿真工作负载加速至少10倍，全芯片光学邻近校正（OPC）加速最高达12倍，部分关键负载甚至冲到17倍。

这组数字的背后，是先进制程光刻图形设计撞上的那堵“运行时墙”被撬动了——面向High-NA EUV的全芯片曲线形反向光刻技术（ILT），第一次从“算不动”走向“可量产”。

先进制程一路向3nm、2nm推进，光刻图形的复杂度呈指数级膨胀。传统的OPC依赖CPU集群跑全芯片仿真，一次签核动辄数天到数周；而High-NA EUV把数值孔径从0.33抬到0.55，对光掩膜形状的要求又上了一个台阶，业界被迫采用曲线形ILT——把规则的曼哈顿式图形，换成连续弯曲的自由形状。

然而，问题也随之而来：曲线ILT的计算量比传统OPC高一个数量级以上。如果不加速，这套技术在全芯片、量产规模下根本跑不完，工程团队只能在“优化做深一点”和“按tapeout节点交差”之间二选一。这种妥协直接带来了光刻热点（hotspot）漏检和工艺窗口收窄，最终砸在最先进AI算力芯片和存储芯片的良率上。

计算光刻一向是“设计到制造”流程中最耗算力的环节之一，它本质上是把电磁学、光化学、计算几何和迭代优化揉在一起的巨型数值问题。英伟达早在2023年GTC就发布了cuLitho——一个专门为GPU加速计算光刻打造的CUDA-X库。但库再好，也得和制造端真正在用的签核工具链接上才算数。

这次落地的关键，就是西门子把cuLitho嵌进了Calibre。Calibre是西门子EDA在制造签核环节的旗舰产品，几乎是全球晶圆厂和光掩膜厂的事实标准。两者结合后，晶圆厂可以在GPU集群上跑全芯片OPC和曲线ILT：西门子给出的工程验证数据是关键负载加速至少10倍，全芯片OPC最高12倍，部分关键负载达到17倍。

“计算光刻传统上就是设计到制造流程中最吃算力的阶段之一。”西门子EDA IC产品线执行副总裁Ankur Gupta直言，“把签核级的Calibre和英伟达GPU加速结合在一起，客户才有可能规模化部署曲线ILT这类先进图形策略——这不只是速度问题，更是下一代AI基础设施所需要的精度问题。”

加速不是目的，目的是把过去“一周只能跑一轮”的仿真，变成“一周能跑好几轮”。迭代更多、热点更早暴露、工艺窗口在tapeout前就被推得更宽，这直接对应良率和量产readiness的改善。

更实际的一层意义是，它让High-NA EUV量产线上的全芯片曲线图形化第一次变得“可工程化”。High-NA EUV设备已经进场，但如果光掩膜端的ILT优化算不完、算不准，再贵的光刻机也跑不出好图形。对于光掩膜厂而言，Calibre+cuLitho这套组合也意味着同样的算法能在更短时间内交付更复杂的曲线掩膜数据，缩短从设计到掩膜交付的周期。

英伟达工业与计算工程事业部副总裁Tim Costa的表态值得细品：下一代芯片正在把制造复杂度推到极限，计算光刻比以往任何时候都更关键。把cuLitho加速带给Calibre，本质上是让工程师有能力去处理那些“以前想都不敢想”的复杂图形，去探索更广泛的优化空间。

这件事放在更大的产业背景下看，是一个闭环：AI芯片设计本身已经消耗了数万张GPU，而芯片制造端最耗时的仿真环节，如今也开始搭乘同一列GPU快车。EDA大厂与GPU厂商的这种深度绑定，意味着“物理AI”时代的芯片制造，不再只是光刻机和材料的竞赛，也是算力调度的竞赛。

12倍提速不是终点，而是High-NA EUV和曲线掩膜走向量产的一张入场券。当AI芯片本身越来越贵、迭代越来越快，制造端再也承受不起“仿真跑不完”的代价——计算光刻从CPU迁到GPU，这一步比看上去要重要得多。