从3D NAND到3D DRAM，垂直堆叠改写存储芯片工艺

2013年后，平面型NAND闪存进入15–16nm工艺节点，开始触及尺寸微缩的物理极限。相邻存储单元浮栅之间的电容耦合，会持续干扰单元的阈值电压，导致存储数据难以可靠读取。在采用三层单元（TLC）NAND之后，这一问题变得尤为突出 ——TLC需要对阈值电压进行高精度检测。相邻单元存储电荷发生变化就会改变阈值电压，平面工艺的进一步微缩因此变得越来越困难。

这一局限加速行业转向3D NAND。3D NAND属于单片式3D堆叠技术，无需单纯依靠工艺微缩，就能在单块晶圆上提升晶体管密度。相变存储器（PCRAM）需要逐层单独制造，而3D NAND与之不同，它通过一套统一工艺流程，一次性加工多层存储层。

3D NAND：技术重心从光刻转向刻蚀

三星电子最早的V-NAND技术就体现出这种工艺的成本优势。该技术拥有24层存储层，但制造存储单元仅需4至5块光掩膜，有助于降低单单元成本。

工艺流程如下：先在硅晶圆上交替沉积二氧化硅与硅层；接着垂直刻蚀，打通堆叠层直达底层硅基底，再在通道内部进行横向刻蚀，在每一层制备存储单元所需结构。

通过垂直堆叠更多单元，三星得以把工艺尺寸从平面NAND的15–16nm放宽至约30–40nm，提升生产良率。后续几代产品虽继续做尺寸微缩，但工艺尺寸依旧相对宽松。这次转型从根本上改变了制造难点。3D NAND不再主要依赖难度持续攀升的光刻工艺，而是更侧重刻蚀高深宽比（HAR）垂直通道，并借助横向刻蚀制备晶体管、浮栅等结构。技术复杂度的这种转移，也在后续地缘相关讨论中成为重要议题。

既然单片式3D堆叠能如此高效提升单块晶圆的价值，为什么这项技术没有推广到其他芯片品类？答案在于电路架构。类似3D NAND的工艺，需要大量重复单元，能够采用相同制造步骤垂直堆叠加工。大部分逻辑电路不具备这种规整性，因此很难采用同类方案。而存储阵列呈整齐的瓦片式排布，非常适配这项技术。

3D DRAM面临更严峻的工程挑战

DRAM看起来同样适合垂直堆叠，但它最核心的障碍是电容制备。

随着DRAM单元不断缩小，电容可用占用面积随之缩减，最终不足以维持可靠保存数据所需的电荷量。厂商的应对方案是在晶体管上方制作更高的电容，保留足够表面积与电容值，在规定时长内留存电荷。

从截面看，现代DRAM电容如同一排排高耸烟囱，这是为应对下方单元面积缩小而形成的工程方案。

提升电容高度相对容易，但电容本身的制备难度极高。每个电容都包含两层电极，中间以高介电常数（high-k）绝缘材料隔开。制造时需要刻蚀出高深宽比的圆柱形孔洞，再利用原子层沉积（ALD），在孔洞内壁依次生长金属、介质、金属多层薄膜。

电荷泄漏则是每一代工艺都要持续面对的难题。这些制造层面的限制，推迟了DRAM全面转向3D堆叠的时间，只能等到传统微缩走到尽头才会推进。

三星2028年VCT路线图，为3D DRAM铺路

在采用完整三维架构前，DRAM厂商需要先把晶体管通道改为垂直结构。三星计划2028年基于D0a-V工艺量产4F² 垂直通道晶体管（VCT）技术，工艺尺寸略低于10nm。垂直放置晶体管通道后，VCT技术将存储单元面积从传统6F² 缩小至4F²。该架构是最终实现3D DRAM的核心基础，三星推出VCT，是迈向更大范围垂直集成的前置步骤。

行业正在评估多种3D DRAM电容方案，其中一个早期可行思路，是把传统高耸电容改为横向排布。这种方案会带来横向刻蚀难题，但可以先将工艺尺寸放宽至约30–40nm，降低制造难度，和当年NAND向3D堆叠转型的思路类似。

三星最初给出的3D DRAM量产时间为2030年，而部分供应链企业预计商业化量产会推迟至2032年附近。无论确切时间点如何，3D DRAM的落地已经可见端倪。从3D NAND的经验来看，它的意义不只是提升存储密度、优化制造成本。随着核心制造工艺发生变化，3D DRAM还会重塑产业竞争格局，以及半导体生产相关的地缘博弈。