3D芯片高歌猛进，EDA拖了后腿？

随着对AI算力与性能需求持续增长，芯片设计越来越多地在单个封装内采用3D堆叠、芯粒与异构集成方案。EDA工具厂商正借助先进芯片形成良性循环：在单一工具内完成多物理场仿真，不再单独运行各类求解器。智能体AI进一步增加分析能力，实现更快的设计空间探索，并自动完成多项任务。但芯片技术迭代速度极快，仍存在不少阻碍。

其中一大难题是，高性能计算/AI芯片设计必须同时兼顾算力、内存、互联、功耗与热学约束。微软AI芯片工程副总裁Artour Levin表示：“如今几乎每一款AI加速器都存在一个工艺临界点，最难解决的问题不再局限于芯片内部，而是出现在系统边界。独立芯片对AI的价值有限，很少有任务能在单颗芯片上运行。必须从系统层面考量。回看三四十年前EDA工具诞生之初，EDA本就是为芯片设计打造，而非面向整套系统。”

从芯片到系统的跨越，正是客户面临的痛点。Vinci联合创始人兼CEO Hardik Kabaria称：“设计工具链建立在清晰的抽象边界之上，分为单元、模块、芯片层级，物理仿真只是在设计末期，分领域做阶段性验证。这套模式在难题都处于边界内部时可以正常工作。但当热量、应力、电信号效应贯穿整个物理堆叠结构时，这套模式就失效了 —— 物理仿真结果出来时，关键设计决策早已敲定。硬件团队不需要在设计定型之后才拿到物理仿真结果，而是在设计迭代过程中就需要。”

这就需要全新思路，而不是简单把旧工作流提速。Kabaria说：“芯片、封装、基板、系统全链路都能持续获取具备确定性、求解器级精度的物理仿真结果，把物理仿真当成底层基础设施，而不是放到后期做检查。硬件设计中，‘可行’远远不够。输出结果必须可测量、可复现、足够精准，支撑真实设计决策。所以基于求解器的仿真结果、多次仿真之间的可重复性，和速度同等重要。”

核心争议在于：是对多年打磨、经过验证的现有EDA工具做增强，还是因为AI/高性能计算芯片和过去的单片芯片差异巨大，直接开发全新工具。

新思科技研发执行总监Henry Sheng表示：“EDA积累了数十年的知识沉淀，很多成熟经验在单一领域有效，但跨域场景下未必适用。这一点必须在工具本身体现。关键是不能试图一次性解决所有问题。如果想全部推倒重来，根本无法落地。我们要重构模块组合方式，保证逻辑连贯，避免不同领域对同一对象采用不同数据格式和术语，再把全部能力整合进一套统一工具。”

异构集成给布局规划带来更大压力。是德科技总经理Nilesh Kamdar说：“难度大幅提升，这也是行业正在讨论的话题。我们能不能在前期就完成布局规划？各方能否提前约定好，这里的损耗预算、信号链路预算，以及这套复杂3D结构的供电方案？这类讨论必须前置，后期几乎没有调整空间。”Kamdar补充，虽然资金大量投向AI芯片3D设计，但这套方案也可用于其他场景。

未来3D与异构设计或许会成为开箱即用的标准，但目前还不是。ArterisIP执行副总裁、首席产品与营销官Michal Siwinski表示：“制造与封装技术迭代很快，市面上存在多种方案，可以选这种，也可以选那种，尚未形成统一标准。正因如此，厂商希望做出差异化。但这项技术成熟度是否达到80%？能否达到90%，让任何有需求的团队都能用起来？我认为可以。”

客户遇到的具体难题

正在开发3D集成电路与多裸片组件的AI/高性能计算芯片客户，仍在使用现有EDA工具，但希望在多个方面获得功能提升。

首要难题是不同老牌厂商与初创企业工具之间的互操作性。英特尔代工先进封装技术与制造半导体研发副总裁Lalitha Immaneni说：“想要在行业推出有竞争力的产品，EDA工具必须具备良好互操作性。此前我看了一份设计，凭经验判断，部分金属层密度不足。铜密度对翘曲控制至关重要。我担心这是技术缺陷，于是联系力学分析同事。我说，这份文件可能是其他行业格式，不过这不重要，要通知设计团队，他们需要协同优化设计，避免后续出问题。但整个分析与反馈耗时10天。团队查看文件后发现，设计并不完整，缺少部分参数，布线也没有全部完成。我找来一名设计工程师，借助AI编写脚本完成布线。但后续提取仿真无法用主流行业分析工具实现，最后只拿到三张图，黄色、红色，还有一种颜色含义不明。如果我是设计人员，看到这些图，根本不知道该怎么修改设计，毫无参考价值，最后得召集十多位博士一起解决。”

图1：英特尔Immaneni详解AI芯片复杂度带来的影响。

具备互操作性的工具，方便客户整合各类仿真结果。Immaneni指出：“客户应当可以自由挑选各家厂商的最优工具，无论是力学分析、设计支撑、连通性检查等。所有EDA工具应采用CAD中立格式，仿真提取工作才不会如此复杂。”

目前高性能计算客户只能尽力维持现状。博通杰出工程师AJ Tufano表示：“过去五六年我们一直很煎熬。项目勉强推进，芯片能够流片，但本可以做得更好。”

在定制加速器领域，架构每隔半年，部分场景甚至每三个月就会发生重大调整。Tufano认为：“我们面临的挑战，是跟上软件迭代节奏，同时应对持续攀升的复杂度，3.5D是其中重要一环。”

图2：3D集成电路与异构设计面临的挑战。

挑战之中也有进展。Tufano说：“我要肯定这些工具开发者。以我们设计的规模，整套设计能够按所需完整精度跑完仿真，这点令人印象深刻，非常了不起。单次芯片仿真的算力需求极高，几乎会耗尽实验室算力。但算力资源增长停滞，于是就形成两难：早期分析流程只能排查重大问题，而完整的压降签核又放到太晚。中间有大量问题本可以提前解决。”

其他企业也提到类似困境。高通工程高级总监Venu Sanaka称：“我们目前只能勉强支撑。多物理场层面，热仿真、IR压降仿真相比其他分析阶段更为成熟。当前难点集中在设计探索环节，探索工作高度依赖人工。比如凸块、硅通孔（TSV）位置与热学之间的取舍，在常规一年左右的设计周期里，这类分析速度跟不上。这类分区权衡分析，需要提前3至6个月启动。但此时完整设计尚未就绪，无法运行全部精细仿真，因此需要一套早期权衡评估机制。”

裸片之间的PPA（功耗、性能、面积）优化同样棘手。Sanaka介绍：“我们曾打算把一个模块从一颗裸片迁移到另一颗采用不同工艺的裸片上。迁移带来的功耗与布局影响，现在全部依靠人工处理，没有快速分析手段。只能先做2D布局规划，再把裸片拼合起来做仿真。”

多芯片进一步放大难度。Sanaka说：“我说的单芯片，指物理索引目录对应一颗芯片。现在多颗不同工艺的芯片集成在一起，数据管理本身就更复杂，团队内部大量合作伙伴需要交换数据，如何高效交换数据，都是现阶段要解决的问题。”

图3：AI芯片设计企业需要的EDA工具能力。

尽管痛点很多，工具优化空间巨大。Sheng说：“很明显，现有方案存在优化空间。这些芯片已经取得巨大成功，所以暂时尚可接受。整个行业正在经历从纯人工走向自动化、从单一领域问题转向跨域问题的转型。很多场景下，人工设计高度依赖经验。”

Sheng提到，EDA工具一直在小幅迭代升级，但要实现颠覆性变革，需要全链路改造。

智能体AI：叠加在现有工具之上的新能力

EDA厂商有两条路线满足高性能计算客户需求：升级现有工具，或是从零开发全新工具。智能体AI让两条路线都具备可行性。

楷登电子产品管理集团总监Vinay Patwardhan说：“三四年前这项技术开始兴起时，我们就讨论过这个方向。走访客户时，收到一条反馈：‘我们有上百名2D设计工程师，但没有3D设计人员。无论你们开发什么新工具，都要保证这一百人可以沿用现有技术上手。’”

另一个顾虑是芯片流片。Patwardhan解释：“我们会说，这是新技术，是全新开发。客户的回应是：能不能基于成熟可信平台开发，不用再重复一轮漫长的验证流程？因此我们做出明确选择：依托行业标准工具，代工厂也已经完成大量认证流程。在这套基础上增加3D感知能力，通过优化实现完整3D堆叠仿真，再观察行业发展趋势。等到行业迎来拐点，我们要么重构整套流程，要么引入新技术。现在智能体流程已经走到台前，设计空间探索能力大幅提升，并且还会持续增强，因为变量非常多。”

其他企业也认同智能体能够提供所需的新增能力。Arteris产品市场总监Insaf Meliane表示：“AI正越来越多地用于快速探索方案、寻找最优取舍，加速设计空间探索，尤其适合复杂度大幅提升的2.5D和3D集成电路。但AI输出的设计决策，必须可解释、可追溯，并且经过确定性EDA引擎与成熟验证方法校验，才能完成签核。”

最新工具已经支持3D集成电路前期布局规划分析；智能体层支持自然语言指令，可按需开启或关闭，节约token消耗。

是德科技Kamdar说：“在较高抽象层级，我们可以查看不同色块的模块，点击几下就能修改材料或参数。可以选择做深层通孔层，查看对电气性能的影响；也可以选用薄通孔层。本质是做‘假设分析’。这不是深度优化问题，属于架构层面问题。这类设计架构存在边界条件，不能盲目追求极致。很大程度上受材料限制，尺寸约束固定，深度、层数上限也固定。对于芯粒裸片，工程师基本能确定选用2nm还是保留6nm工艺，但仍有少量调整空间。”

3D工具现已支持电气性能分析，IR压降、电源完整性、热学等多物理场仿真功能也将陆续上线。Kamdar提到：“布局规划阶段，架构师不仅能查看电气性能，修改封装材料后，还能直接看到信号、功耗、热学的变化，所有这些都要在布局阶段就能获取。”

智能体AI的训练后持续学习能力，也有望推动EDA工具应对更高复杂度。

想要实现智能体自主迭代，工程师设定优化目标并搭建基准测试套件。西门子旗下Mentor研发副总裁Jeff Dyck说：“你给智能体设定目标，让它自主迭代优化。这套模式在开发更好的工具上效果很好，属于自学习体系，智能体非常擅长这类任务。之后让智能体自主训练更适配场景的模型。自动微调、自动蒸馏等技术，在自学习领域潜力巨大。”

智能体AI，初创企业方案的底层基石

不少初创企业希望依托AI或智能体打造差异化方案，颠覆传统EDA工具。

Alpha Design AI Chipagents首席产品官Solaiman Rahim称：“我们搭建的平台具备全场景可扩展性，支持裸片级、3D集成电路级、先进封装级。这套工作流可以解决从芯片、系统到模拟电路的各类问题。还需要持续调优，不断提升，缩短交付周期、降低成本，目标是先进封装设计从数月压缩到一天。这需要大量调优工作。”

智能体平台调优需要和客户深度协作。Rahim表示：“要做到这点，客户需要梳理自身的知识体系、技术积累与设计流程。其次，团队必须同时具备设计能力与领域专业知识。在此基础上构建高级智能体解决问题。调优，就是搭建这套高级智能系统，相当于打造一个大脑。这里说的不是大语言模型，而是嵌入工作流的智能内核，整合大量数据、行业知识与研发经验，求解客户问题并生成算法。这套算法远比传统算法复杂，可以处理海量数据，并结合大模型拿到所需结果。这就是我们所说的调优。”

初创企业Architect Labs将自研专用智能体嵌入端到端全栈协同设计系统。Architect Labs销售负责人Dan Ganousis称：“我们把工程师从RTL编码者提升到架构师角色。系统读取规格，理解开发目标。客户说采用UCIe接口，系统就能调取相关内容；选用Arm内核，系统也可以直接调用。工程师不再手写Verilog做设计，而是在规格、架构层面描述目标，系统在现有流程之上，输出逻辑综合输入。系统内置定制化形式化方法，在设计构建过程中同步做形式化验证。”

另一家企业开发双向AI虚拟平台，支持规格转RTL、RTL反向推导规格，实现软硬件协同设计。Rise CEO Badru Agarwala说：“输入规格或模型，不会直接生成RTL，而是输出高层级模型，仿真速度快30倍。它是时序宽松模型，并非RTL。再借助高层综合工具，把模型转化为RTL。另外一套技术则实现RTL反向推导规格，解决反向问题。设计师可以立刻启动验证，这类模型具备时序信息，信息完整。高层模型最大优势就是便于探索：修改内存带宽、性能、吞吐、时序，切换7nm工艺，增减功能，都可以在高层模型上完成。”

一家韩国初创企业采用无代码、图形优先方案，解决早期RTL设计中的功耗与时钟问题。ITDA战略规划负责人Jihwan Lee表示：“我们在RTL设计阶段完成DFT逻辑开发，把DFT设计左移到更早阶段。工具基于图形界面，工程师拖拽组件就能生成综合所需全部输出：RTL代码、SDC、UPF，用于电源综合与DFT工具输入文件。”

还有企业推出超高速度多物理场仿真工具。Suitera联合创始人Yehea Ismail认为：“行业正面临危机，唯一出路是深度创新，同时实现高精度与大幅提速。” 他没有透露提速的技术原理，仅表示研发耗时七年。

基于物理仿真、AI赋能的工具，已有实测数据佐证。Vinci的Kabaria说：“过去传统热仿真工作流完成200组设计扫描大约需要16小时，现在仅需约1小时，环境搭建不到一分钟。更有参考意义的是后续表现：这套物理仿真的推理运行时间接近线性扩展，可处理超100亿自由度，因为真实系统不是单一器件。”

结语

归根结底，3D集成电路能否成功，不仅取决于封装与工艺突破，还依赖EDA工具跟上快速迭代的设计需求。AI工具、机器学习与智能体系统具备价值，行业也达成共识：概率性AI不能脱离具备确定性的物理仿真。

从商业视角看，芯片产业由EDA、设计、制造三部分组成。Sheng表示：“技术层面，三者深度耦合，需要大量协同。如果只做增量改进，EDA、设计、制造可以各自推进一段时间。但想要颠覆性变革，三者必须协同。换句话说，单靠EDA无法优化设计方案。难点不在于不知道目标，而是能否把设计目标转化为可编程的规范，用更严谨的方式定义边界条件。”

目前基础物理规律并未改变。Arteris的Siwinski说：“光的规律不变，掩膜原理不变。除非未来出现新材料，支持更大晶圆，芯粒、3D封装已经是既定方向，芯片设计都会走向垂直堆叠。所有设计都要优先考虑芯粒、多裸片，并且在设计早期就兼顾物理效应，包含封装考量。”

3D领域前景广阔。Siwinski提到：“有意思的问题是，逻辑裸片会不会走上内存裸片的发展道路？我们会不会真正打造3D逻辑立方，重新思考封装如何适配，其变革程度甚至超过内存侧的演进？我们拭目以待。”