Cadence获台积电A14工艺认证：设计迭代缩减2.5倍

当地时间9月23日，EDA巨头Cadence（楷登电子）宣布与台积电进一步扩大战略合作，在先进制程与先进封装领域取得多项关键突破。

其中最引人注目的是，Cadence的数字全流程、签核流程以及定制/模拟设计流程已正式获得台积电A14工艺的工具认证；同时，Cadence还在台积电N3P工艺上展示了行业领先的UALink解决方案，并推出了面向N3P和N2P的全新硅验证IP。

这一系列进展标志着双方正携手为下一代Agentic AI芯片和3D-IC设计构建完整基础设施，覆盖台积电N3、N2、A16及A14等多个先进制程节点。

A14工艺认证：为下一代计算筑牢基础

台积电A14是其第二代纳米片（Nanosheet）晶体管工艺，预计2027年启动风险试产、2028年实现全面量产。与N2相比，A14在同等功耗下可提升最高15%的性能，或在同等性能下降低最高30%的能耗，逻辑密度提升约20%。对于正在争夺AI算力制高点的芯片厂商而言，能否在A14量产前完成设计准备，直接关系到未来两到三年的产品竞争力。

此次获得认证的Cadence数字全流程工具链涵盖从前端综合到后端实现的完整环节，包括Innovus实现系统、用于设计技术协同优化（DTCO）的Cerebrus智能芯片探索器，以及Tempus时序与ECO解决方案、Voltus电源完整性解决方案、Quantus提取解决方案、Pegasus验证系统和Genus综合解决方案等签核工具。在定制与模拟设计方面，Virtuoso Studio新增了符合设计规则的版图自动生成功能，并支持向A16和A14工艺的自动化设计迁移。

根据Cadence官方数据，借助这些经过认证的自动化流程，设计团队在AI、高性能计算（HPC）和移动SoC项目中的迭代次数最多可减少2.5倍，首次流片成功率也显著提升。在先进制程下，一次设计迭代的成本可能高达数百万美元，周期动辄数周，2.5倍的效率提升意味着客户能够以更低成本、更快速度将产品推向市场。

硅验证IP同步推进：UCIe-64G率先完成A14流片

除了EDA工具认证之外，Cadence在IP层面也取得了重要进展。其UCIe-64G互联IP已在台积电A14工艺上完成流片，LPDDR6 IP正在开发中，面向HPC与AI应用的存储IP及计算芯粒所需的其他协议IP也已被列为优先开发项目。面向A14的Artisan基础IP和混合信号IP（包括标准单元、GPIO和存储器编译器）预计将于2026年第四季度就绪。

在N2P工艺方面，Cadence的模拟、数字和签核工具流程同样已获认证。Virtuoso版图套件新增增强型连接模型，为客户提供可直接投入生产的定制设计环境。已完成流片的N2P IP包括DDR5、LPDDR5和PCIe 6.0，UCIe-64G IP在N2P硅片上已进入实验室测试阶段。

3DFabric与3D-IC：支持数百个芯粒的晶圆级系统

随着AI芯片规模不断扩大，基于芯粒（Chiplet）的3D集成成为必然趋势。Cadence此次宣布其解决方案已支持台积电SoW-X（System on Wafer）完整设计流程，可处理包含数百个芯粒、数百万个凸点的晶圆级系统。同时，Cadence还支持设计相当于5倍光罩尺寸的CoWoS-L风格先进封装，并能在Integrity 3D-IC平台中集成SoIC、eDTC、MIMCap、IVR、HBM逻辑基底芯片和基板等关键技术组件。

大量AI订单促使台积电扩大封装生产，以满足高性能计算和数据处理行业对芯片的需求（来源：台积电）

在互联布线方面，Cadence已认证基于预仿真驱动的芯粒间自动布线流程，结合Allegro基板布线器和OmniRoute先进互连布线器，可在所有CoWoS架构上自动生成信号完整性优化的布线策略，并满足UCIe规范要求。此外，台积电COUPE光子引擎技术现已支持与Cadence 224G SerDes IP集成，该IP与UALink、Ultra Ethernet和CPO等生态系统对齐，与包括HBM4/4E、LPDDR6、PCIe 7.0和UCIe 64G在内的完整HPC/AI IP组合形成互补。

客户实践与行业展望

全球创意电子（GUC）已在利用Cadence解决方案为AI加速器和超大规模系统开发基于台积电先进制程的定制芯片。GUC高级副总裁Louis Lin表示，当设计向N3P和N2P等先进制程演进时，成功取决于在日益复杂的系统需求上实现高度优化的执行，Cadence的解决方案提供了所需的可预测性、性能和硅相关性。

Cadence数字与签核事业部高级副总裁兼总经理Chin-Chi Teng指出，Cadence与台积电的合作持续交付突破性创新，借助AI驱动的设计流程、硅验证IP和3D-IC解决方案，正在帮助客户在台积电领先制程上实现更快的上市时间和更优的PPA。台积电生态与联盟管理部总监Aveek Sarkar也表示，双方长期的伙伴关系正在进一步加速客户以领先硅片扩展AI的进程。

据悉，这些创新成果将在2026年台积电北美OIP生态论坛上集中展示。对于整个半导体行业而言，Cadence与台积电在A14节点上的深度合作为下一代AI芯片研发奠定了坚实基础，也预示着从EDA工具、IP到先进封装的全链路协同正在成为先进制程竞争的关键胜负手。