下一代D0a DRAM改道，三星提前推进混合键合

三星电子修改了下一代DRAM开发战略。据悉，原本作为项目制开展研发的B1b技术，近期被纳入正式技术路线图，并被命名为首款10纳米以下DRAM——D0a。

原先三星D0a指代的是垂直晶体管（VCT）DRAM工艺。如今VCT DRAM被单独划分出来，命名为D0a‑V。三星更改D0a命名，目的是提前在通用DRAM中引入先进封装技术。B1b是采用晶圆对晶圆（W2W）混合键合、提升芯片内部集成度的技术。

一位熟悉该项目的业内人士表示：“B1b此前虽有研发，但并未列入三星正式路线图。本次战略调整将其归入D0a，意味着三星正积极推动B1b DRAM尽快实现商用落地。”

三星调整D0a定义：由VCT DRAM切换为B1b

据报道，三星电子将下一代DRAM D0a的技术内核，从原来的VCT DRAM切换为B1b技术。DRAM一直通过缩小内部电路线宽实现迭代。目前已经实现商用的最新一代DRAM为1c（第六代10纳米级），线宽约11‑12纳米。下一代1d（第七代10纳米级）DRAM线宽10‑11纳米，基本属于最后一代10纳米级DRAM。这里的线宽并非实际物理尺寸，而是用于衡量性能的营销口径。

为实现首款10nm以下DRAM D0a，三星一直在尝试多种技术革新，B1b就是其中代表。

芯片与芯片直接键合的混合键合原理示意图

B1b技术，是将存储单元（Cell）与周边驱动电路（Peri，外围电路）分别制作在两片晶圆上，再通过键合贴合，形成外围电路在下、存储单元在上的堆叠结构。对比传统将存储单元与外围电路全部集成在同一片晶圆的方案，该方案更利于存储单元高密度排布；同时还可以针对存储单元、外围电路分别采用最优工艺。

B1b会采用W2W晶圆对晶圆混合键合技术。混合键合直接把两片芯片的铜布线相互连接贴合；对比依靠微小凸点（Bump）实现芯片互连的传统封装，可以进一步提升芯片集成度与性能。在400层以上高堆叠NAND闪存中，W2W混合键合也已经开始大规模落地。W2W即晶圆与晶圆直接键合。

为何加速推进B1b？

原本被称作三星D0a工艺的VCT DRAM，现在调整为衍生方案D0a‑V。VCT技术是把DRAM存储单元（存储数据最小单元）内部原本水平摆放的晶体管，改为垂直竖立结构。将晶体管改为垂直结构，可以缩小存储单元面积。传统存储单元面积为6F²（F代表特征尺寸，横向 × 纵向）；采用VCT技术之后，存储单元面积可以缩小至4F²。单元面积缩小，同样的硅片面积就可以集成更多存储单元。

根据存储单元面积区分的DRAM结构示意图

但是业界普遍认为VCT DRAM技术难度极高：需要实现高深宽比刻蚀工艺来制备垂直晶体管；同时还要采用新型材料，解决单元缩小之后漏电流上升的难题。

与之相对，B1b所代表的W2W混合键合，已经在CMOS图像传感器、高堆叠NAND闪存等半导体制造工艺中实现量产应用。据此分析，三星将D0a工艺实现的技术优先级，从VCT DRAM调整为B1b。

另一位业内人士表示：“从设计角度，B1b的商用落地门槛比VCT更低，行业普遍认为B1b会率先落地。三星内部也倾向优先推进B1b，而非VCT。”

B1b将影响下一代AI内存HBM5业务

B1b技术同样会在三星下一代高带宽内存（HBM）业务中扮演重要角色。目前三星正在评估将B1b应用于HBM5（第八代HBM）。HBM5预计2029年前后进入量产，三星的开发目标是，相比上一代HBM4E，运行速度提升50% 以上。

据推算，基于B1b的D0a DRAM最快也要两年左右才能够真正走向商用，行业预计具体的量产设备投资时间点将在明年年中敲定。

当然VCT DRAM研发并未停止，仍在同步推进。行业观点认为，未来有可能在B1b基础之上，进一步开发VCT DRAM、3D DRAM。3D DRAM指存储单元本身垂直堆叠的技术，规划落地时间晚于VCT DRAM。

TechInsights高级副总裁Choi Jeong‑dong表示：“B1b最终会和VCT DRAM、3D DRAM并存使用。将存储单元与外围电路分开制造拥有诸多优势，混合键合会作为一套基础平台，未来广泛应用于各类DRAM存储单元架构当中。”