自动化3D重建，跟上AI芯片竞速

支撑当下AI基础设施的半导体芯片，制造工艺的几何结构正变得愈发复杂。面对数据中心需求暴涨，半导体厂商转向3D堆叠架构，以此打造更高带宽、更优能效的芯片。从纳米级晶体管结构，到接近毫米尺寸的多芯片高带宽内存（HBM）组件，芯片行业几乎在所有尺度上都走向垂直集成，以此提升芯片性能。不过，向3D结构的这一技术跨越，也带来全新的缺陷分析难题，传统二维成像方案难以应对。

这一转变直接影响实验室与晶圆厂的工作。随着垂直集成持续推进，埋藏在芯片内部的缺陷更难被发现。在对复杂3D结构做完整表征时，二维成像的局限性会造成结果模糊。这会拉长根因定位时间，需要反复开展分析。与此同时，晶圆厂希望加快节奏，满足持续增长的市场需求。一旦实验室分析工作跟不上，两个环节之间就会出现明显断层，给产能爬坡和良率带来风险。

采用自动化三维重建技术，搭配可从任意角度获取高精度二维平面成像的方案，是消除这一断层的可行路径。借助这些技术，半导体厂商能够区分埋藏缺陷与表面信号，逐层可视化缺陷几何形态，提升检测吞吐量。随着半导体器件复杂度持续提升，这类工作流程优化，正从特殊定制技术转变为量产必备能力。

采用3D堆叠架构，打造能效更高的半导体芯片

WSTS的最新预测，2026年全球半导体市场规模将达到约1.5万亿美元，其中内存芯片市场规模将超过8000亿美元。受这一增长预期与内存需求持续上涨影响，半导体厂商必须持续迭代先进封装技术，其中就包括3D堆叠架构，以此满足不断提升的性能、密度与可扩展性要求。3D堆叠架构不再把硅片平铺摆放，而是将多层硅片上下堆叠。这种方式缩短了数据传输距离，做出的芯片速度更快、能效更高、体积更小。堆叠里的多个裸片必须协同稳定工作，每一颗裸片都要达到很高的良率标准；只要其中一层不达标，就会拉低整个堆叠组件的良率。

对可用HBM进行已知合格裸片（KGD）筛选，有助于保证每一颗裸片适配匹配，实现更高生产质量。性能提升效果可以量化。3D缓冲内存就是一个典型案例：根据imec相关文章介绍，预计到2030年，3D缓冲内存的比特密度将达到动态随机存取存储器（DRAM）的5倍。

HBM已经是快速发展的AI生态核心产品，也可以说是3D堆叠技术走向大规模商用最具代表性的案例。AI、无线通信等前沿技术持续拉动需求，厂商需要采用更多堆叠方案来达成性能指标。

如果缺少可规模化的3D分析能力，半导体厂商会面临良率学习周期拉长、返工次数增多的问题；而且仅依靠不完整的二维图像，还会造成误判、盲目乐观。这也凸显行业迫切需要成像技术，产出更清晰、质量更高的图像，帮助厂商在生产早期捕捉缺陷。半导体厂商可以借助扫描电子显微镜（SEM）、聚焦离子束（FIB）系统这类先进成像技术满足该需求。

平面工艺微缩已经逼近物理极限，逻辑芯片和DRAM都越来越多地向垂直方向拓展。逻辑芯片工艺从FinFET演进到GAA，再到CFET；DRAM结构也持续向3D化发展，提升比特密度并优化电容尺寸。这种技术转变，给传统二维失效分析带来巨大挑战：关键结构不仅是复杂的三维形态，尺寸也远小于先进封装器件。

可对逻辑芯片样品开展单纳米级三维分析。

通过三维重建厘清信号

缺陷分析场景下，二维成像的核心短板来自维度限制，以及二维截面相对于目标区域的定位精度。基于电子束的成像在采集二维截面信号时，会把表层之下的所有结构压缩到同一个平面。芯片多层结构中出现的空洞、分层、裂纹，在图像上很难精准解读。

这会导致失效分析团队和工艺团队反复沟通，拖慢根因定位进度，延缓整改动作。此外，二维成像只有在成像平面精准对准失效位置或目标区域时，才能发挥作用。

与之相比，三维成像技术可以完整呈现芯片各层的缺陷信息，解读更简单、结果一致性更强。美国国家标准与技术研究院（NIST）相关资料显示，先进三维成像方案的缺陷检测灵敏度，最高可达二维成像的5倍。三维成像能够清晰判断空洞的延伸方向、是否跨层连通，以及空洞和其他结构的关联关系。

先进封装失效分析的一大难点，是在大范围材料内找到微小缺陷，这就需要三维下跨多尺度观测能力，或是二维下的精准定位。同样，裂纹沿着界面扩展的走向和形态，在三维成像下会清晰很多。依靠可靠的三维成像数据，半导体厂商决策速度更快，结论可信度更高。

高精度二维切片观测表层下方深层结构，直径小于5微米的硅通孔（TSV），可对整个DRAM堆叠做剖切观测。

如果只能使用二维成像，分析工具必须具备极高精度，在指定角度精准锁定目标截面。当需要在大范围成像区域内寻找微小结构或缺陷时，操作难度会显著上升。

多尺度三维成像，支持用户在大体积样品中放大查看微小结构

借助三维技术突破吞吐量瓶颈

三维成像技术的优势十分明确：更早拿到可信度更高的分析结果。但它仍存在一大障碍：吞吐量受限。三维成像采集处理耗费的时间，不能抵消它在分辨率与图像质量上带来的增益。

将自动化技术与三维成像结合，厂商能够缓解吞吐量压力。自动化消除人工环节瓶颈、提前标记缺陷、优化复杂多步流程，缩短良率提升周期，提高检测吞吐量。自动化方案还可以搭配高通量晶圆探针测试，实现更智能的KGD筛选，减少不合格裸片进入堆叠工序。

越来越多半导体厂商将AI、自动化和三维成像结合，以此解决耗时问题。行业需要更快输出可靠结果，同时不能牺牲质量，这也是技术发展的必然方向。

全面转向3D堆叠架构

AI、无线通信等前沿技术推动芯片朝着更小、更复杂的方向发展，这也为三维成像技术落地半导体实验室与晶圆厂铺平道路。自动化三维重建与量测技术可以产出更高质量结果；尽管三维图像生成耗时更长，但信息更完整，支撑决策更有底气。三维分析已经成为半导体厂商必须融入工作流的竞争优势，尤其在AI等技术大规模普及之后。

想要让三维成像成为行业标准，企业需要针对性投入这项技术与配套流程。率先布局的半导体厂商，才能更好应对由AI驱动、复杂度持续提升的产业需求。