一文讲透台积电CoWoS-S/R/L三种封装的差异

在AI芯片的世界里，台积电的CoWoS封装是绕不开的关键环节。英伟达H100、AMD MI300和谷歌TPU，几乎所有高端AI加速器都依赖这项技术将GPU与HBM内存“拼”在一起。

但很多人不知道的是，CoWoS其实是一个技术家族，旗下有CoWoS-S、CoWoS-R和CoWoS-L三个主要成员。它们的后缀字母不同，背后的技术路线和成本逻辑也截然不同。

CoWoS-S：硅中介层的成熟之选

CoWoS-S是最早推出、技术最成熟的变体，其字母“S”代表硅中介层（Silicon Interposer）——一块位于逻辑芯片和HBM堆栈下方的大型硅片。中介层内制造的精细金属连线，为这些组件之间提供了极高密度的布线。硅通孔（TSV）则垂直穿过中介层，将电信号和电源传输至封装基板。

CoWoS-S的核心优势在于卓越的电气性能。硅制造工艺支持极细的线宽，从而实现高连接密度、低延迟和高效数据传输。此外，嵌入式深沟槽电容（deep-trench capacitor）可以稳定向高功耗处理器的供电，抑制电压波动。这些特性使CoWoS-S非常适合需要可预测性能和超宽内存接口的高端产品，其技术和制造工艺也已相当成熟，良率非常稳定。

然而，制造超大尺寸硅中介层既困难又昂贵。随着AI处理器规模不断扩大，集成更多计算芯粒和HBM堆栈，所需中介层可能超过传统光刻掩模版的尺寸限制。台积电可以通过掩模拼接（mask stitching）技术组合多次曝光，但随着中介层尺寸增大，制造复杂度和缺陷概率也随之上升，这使得持续扩展面临严峻挑战。

CoWoS-R：RDL中介层的灵活扩展

CoWoS-R用重布线层（Redistribution Layer，RDL）中介层取代了大型硅中介层。这种结构使用铜布线层和聚合物介电材料来连接各组件。由于不依赖单块大型硅片，RDL中介层可以更轻松地扩展，以支持更大的封装尺寸。它还具有机械柔性，能够减少热应力，并提高封装连接的长期可靠性。

权衡之处在于，CoWoS-R的布线密度通常低于CoWoS-S。其布线尺寸更大，因此对于要求最严苛的短距离芯片间接口可能并非理想选择。尽管如此，它仍然能够提供良好的信号和电源完整性，对于优先考虑封装可扩展性、设计简洁性，以及潜在更低制造成本的大型高性能计算系统具有较强吸引力。CoWoS-R于2023年进入量产，目前已被多家客户采用。

CoWoS-L：混合架构的未来方向

CoWoS-L融合了上述两种方法的特点，它使用基于RDL的中介层进行广泛的封装级布线，同时在选定位置嵌入称为本地硅互连（Local Silicon Interconnect，LSI）的小型硅片。这些硅桥在相邻逻辑芯粒之间或处理器与内存之间提供高密度连接，满足最高带宽需求；不太关键的连接，则通过周围的RDL结构传输。

这种混合设计赋予了CoWoS-L重要的平衡能力，它在关键区域接近CoWoS-S的连接密度和电气性能，却无需单块巨型硅中介层，同时保留了CoWoS-R的大部分可扩展性和灵活性。另外，CoWoS-L还可以集成嵌入式深沟槽电容和其他专用组件，以改善供电质量和封装功能。

因此，CoWoS-L特别契合现代AI硬件的发展方向。未来的加速器可能包含多个计算芯粒、更多数量的HBM堆栈，以及日益复杂的通信网络。在这些尺寸下，全硅中介层可能变得不切实际，而纯RDL中介层可能无法在每个接口提供足够的密度，LSI的选择性放置同时解决了这两个问题。台积电于2024年开始量产CoWoS-L，并正在开发越来越大的实现方案。

CoWoS-S/R/L：三种方案怎么选？

总结来说，CoWoS-S提供了最高的成熟度和一致密集的硅布线，但面临尺寸和成本限制；CoWoS-R强调了可扩展性、灵活性和更简单的大封装构建，但连接密度较低；CoWoS-L提供了混合解决方案，在最有价值的地方集中硅级性能，同时在封装其余部分使用RDL技术。因此，CoWoS-L正成为超大型下一代AI加速器最有前景的选择。

在选择上，最简单的判断逻辑就是看你要整合多少颗芯片和HBM。CoWoS-S可以整合2颗SoC/Chiplet和8颗HBM模块，适合对性能确定性要求极高、尺寸需求尚在硅中介层承受范围内的场景；CoWoS-R适合成本敏感、互连密度要求相对宽松的应用；一旦需要整合更多SoC和HBM模块，就必须转向CoWoS-L。

从CoWoS-S到CoWoS-R、再到CoWoS-L的演变，反映了半导体行业从“单纯追求极致性能”向“兼顾性能、规模与良率”的战略转变。随着AI模型参数量的爆炸式增长，芯片集成规模不断扩大，CoWoS-L凭借其独特的混合架构，正逐步取代CoWoS-S成为高端AI芯片封装的标准配置，而CoWoS-R则在性价比市场中占据重要一席。这三者共同构成了台积电应对不同层级算力需求的完整封装矩阵。