英特尔High-NA EUV达成百万里程碑，拼接技术仍是大考

英特尔晶圆代工已将 ASML 的高数值孔径 (High-NA) EUV 光刻技术投入生产，但将更大的芯片设计拼接在一起这一更棘手的问题仍在努力实现大规模生产。

英特尔表示，高数值孔径 (High NA) 技术已应用于超过一百万片晶圆，涵盖工具认证、研发和生产环节，其中包括部分英特尔酷睿超极致系列 3 处理器（代号Panther Lake ）的特定层。该公司称，套刻精度、吞吐量和可用性均符合预期，而采用高数值孔径 (High NA) 技术制备的英特尔 18A 晶圆层在良率、缺陷率、电气性能和可靠性方面，与采用传统 0.33 数值孔径 (0.33-NA) EUV 技术制备的晶圆层相比，性能相当。

但Panther Lake项目并不能证明业界已经解决了最棘手的拼接难题。采用高数值孔径（High NA）图案化的层经过精心挑选，使得两个半场之间的边界无需任何电气连接。其目的是为了证明高数值孔径技术能够在实际生产流程中运行，并在不改变成品性能的前提下积累制造经验。这种区别很重要，因为高数值孔径的基本光学特性会产生一个新的视场大小问题。

为什么高NA需要缝合

传统的 0.33 数值孔径极紫外光刻机使用标准的 6×6 英寸光掩模可以曝光 26 mm × 33 mm 的视场。高数值孔径 (NA) 可将数值孔径提升至 0.55，从而提高分辨率，但其变形光学结构会将曝光视场减半，变为 26 mm × 16.5 mm。能够容纳在半个视场内的设计不会遇到问题。更大的设计则需要拼接两次曝光，或者最终需要使用更大的光掩模。

图片来自英特尔掩模运营总经理 Frank Abboud 在 2025 年 eBeam 计划演讲中展示的 6 英寸和 6×12 英寸掩模的当前和未来选项，适用于高数值孔径和低数值孔径 EUV 工具（来源：英特尔晶圆代工）

随着先进芯片尺寸的增大，这个问题变得愈发重要。“拼接的需求只会不断增长，”光刻计量软件公司Fractilia的联合创始人兼首席技术官Chris Mack告诉EE Times。他表示，人工智能加速器和其他大型芯片越来越多地占据了传统的光罩区域，因此全场高数值孔径（High-NA）图案化技术更具吸引力。

英特尔晶圆代工正在探索多种实现途径。最简单的方法是完全避免焊缝处出现任何电气上重要的交叉点，就像英特尔在 Panther Lake 处理器上所做的那样。另一种更灵活的方法是模块化布线拼接，设计人员会精心布置焊缝位置，使关键的标准单元电路不会穿过焊缝，而是通过更高的金属层来布线。

英特尔晶圆代工的杰出工程师马克·菲利普斯（Mark Phillips）将模块化布线描述为利用当今6英寸高数值孔径掩模的更广泛策略中的一个步骤。英特尔还在开发一种名为二维或“Zipzag”的拼接技术，在这种技术中，接缝可以绕过敏感电路或IP模块，而不是沿直线延伸。

Zipzag 的名称源于缝纫中的之字形针迹。与强制两个高数值孔径 (High-NA) 曝光区域之间的边界沿芯片上的直线排列不同，Zipzag 允许接缝绕过设计的敏感区域。这使得芯片设计人员能够更灵活地将关键电路远离接缝边界，但也增加了掩模制作、检测和生产控制的复杂性。

电气测试分阶段进行

英特尔已在带有直线接缝的全环测试芯片上对模块化布线设计进行了电气验证。测试结构将穿过缝合边界的金属线的电阻和变化与未穿过该边界的对照结构进行比较，同时使用额外的链和梳状结构来检查短路和开路。

Zipzag 最新测试芯片更进一步，它包含了跨越折弯焊缝的电气测试结构。在线成像、套刻和缺陷测量表明折弯区域状况良好，但电气测试结果仍在等待中。

Mack认为分段缝合的风险相对较低。“这种方法看起来比较简单直接，风险也低，而且看起来每个人都会选择这种方法来进行第一次缝合练习，”他说。

更难的情况是特征拼接，其中关键特征本身会跨越两次曝光的边界。这就需要对两个图案的重叠方式进行更严格的控制。

“我们现在讨论的是如何让这项技术能够适应大规模生产，”Mark说道。到了那个时候，问题就不仅仅是套刻了。剂量、焦距、边缘位置和随机变化都至关重要。

这条缝必须经受住统计尾部的影响

Mark表示，拼接误差可能只有几纳米，而随机边缘粗糙度也可能在几纳米的量级。因此，制造商必须区分拼接造成的系统误差和光刻工艺中已存在的随机变化。

计量技术本身也加剧了这一挑战。扫描电子显微镜是测量这些特征的主要工具，但它会引入图像噪声，这些噪声可能类似于晶圆上真实的随机变化。Fractilia 正在与英特尔合作，研究如何分离这些噪声并测量系统性拼接误差。

仅凭平均结果可能还不够。Mark表示，统计分布长尾中的罕见故障可能出现在百万分之一甚至十亿分之一的水平。因此，即使平均而言缝合工艺看起来良好，一旦生产数百万件设备，仍然可能导致良率问题。这就是为什么良率最终比演示效果是否完美更重要的原因。“良率在实际实验之前是个很大的未知数，”Mark说。

同样的不确定性也使得高数值孔径 (High NA) 曝光与使用 0.33 数值孔径 (0.33-NA) EUV 进行连续多重曝光之间的经济性比较变得复杂。工程师可以模拟一次高数值孔径曝光与两次、三次或四次低数值孔径曝光的成本，但如果其中一种方法能带来更高的良率，那么计算结果可能会发生显著变化。

英特尔的 Panther Lake 实验并非旨在展示这种经济优势。高数值孔径 (High-NA) 工艺取代了 0.33 数值孔径工艺，其设计目的是在不影响最终产品性能的前提下进行。此次实验的主要目的是测试生产就绪情况，并了解这些工具在实际生产负载下的表现。

更大的光掩膜可以去掉接缝

拼接最终可能变得不再必要。英特尔和ASML正在推动业界采用更大的6×12英寸光掩模。尺寸翻倍的光掩模可以让高数值孔径扫描仪无需拼接即可曝光完整的传统光掩模区域。英特尔表示，更大的尺寸还可以提高0.33数值孔径极紫外光刻机的生产效率，因为它可以将原本需要两个6英寸光掩模才能完成的工作合并为一个光掩模。

Mark表示，他相信缝合可以解决问题，但最终他认为更大的口罩才是更理想的解决方案。“单单使用6×12英寸的口罩所带来的生产力提升就足以证明其价值所在。”

这一转变不会很快发生。根据9月初在蒙特雷举行的SPIE光掩模技术+极紫外光刻会议上的讨论，Mack表示，业界似乎正在朝着更大尺寸掩模的方向发展，但他了解到，从首次掩模演示到最终应用于晶圆印刷，大约需要五年时间，而这些掩模还需要七年时间。

图片来自英特尔晶圆代工首席工程师 Kimberly Pierce 近期在 SPIE 会议上的演讲，展示了一种概念芯片布局，其中有源连接需要跨越两个高数值孔径光罩区域的边界。粉色线条表示 Zipzag 拼接，使设计人员能够灵活地调整拼接位置，使其与特定电路相协调。（来源：英特尔晶圆代工）

这意味着拼接技术在未来几年仍将扮演重要角色。英特尔已经证明高数值孔径 (High-NA) 技术本身可以在生产环境中运行。下一个挑战是如何使拼接技术足够可预测、可衡量，并且易于进行设计，以便客户能够在不影响良率的情况下使用更小的高数值孔径芯片。

光学元件已经在晶圆厂制造完成了。现在更难的是让周围的一切都步入正轨。