在3D多裸片测试芯片中验证PCIe 6.0互联

人工智能、高性能计算、数据中心交换与存储系统，需要在接口之间、不同异构裸片（芯粒）之间传输的数据量持续增长。这一需求暴露了传统单片式SoC架构的性能瓶颈。新思科技完成的3D PCIe 6.0测试芯片验证表明：采用PAM4信号，8通道配置可实现64.0GT/s的PCIe互联速率，单向带宽最高可达128.0GB/s；这套方案可以在面对面堆叠3D架构中实现并完成验证，而不再局限于传统2D设计。

在64GT/s速率下，发送端与接收端的线性眼图余量，超出PCIe 6.0误码率（BER）要求多个数量级

3D PCIe 6.0测试芯片验证

3D多裸片设计通过缩短裸片之间的互联距离，为更高带宽、更紧密耦合、更高能效提供可行路径。2.5D封装是将裸片并排摆放，依靠中介层完成互联；而3D封装是把裸片垂直堆叠，缩短互联距离，实现异构功能模块之间更紧密的耦合。

这款5nm PCIe 6.0 PHY测试芯片，基于原有PCIe 6.0测试芯片方案改造，完成适配3D集成电路技术的设计优化。实测优异的硅片结果证明，高速PCIe 6.0 IP可以完成适配、封装、上电调试与性能测试，在3D环境下正常工作。随着客户从单片SoC转向多裸片设计，该能力正成为刚需。相比当前主流先进封装方案，该技术支持同构与异构裸片集成，具备高性能、高计算密度、高能效、低时延、集成度更高、体积更小、电源与信号完整性更佳、功耗更低等优势。

本次成果不只是独立的PCIe 6.0眼图或环回测试结果，而是打通64GT/s PCIe性能、3D封装、验证体系，以及AI、HPC、数据中心交换、存储等客户系统需求。新思科技64GT/s PCIe 6.0 IP，搭配3D化落地实施经验，帮助客户设计体积紧凑的AI加速器、HPC处理器、数据中心交换机、智能网卡（SmartNIC）、数据处理器（DPU）、SSD控制器以及支持CXL协议的系统。

3D封装下实现PCIe 6.0面临的挑战

在3D架构落地过程中存在多项技术难点，包括3D物理层架构分析、硅通孔（TSV）实现与虚拟裸片策略以优化性能、上下裸片之间相互影响的精准建模、电感的全栈建模与验证，以及在满足PCIe 6.0性能指标前提下尽量减少新增硅通孔数量。

新思科技在PCIe领域有很长的技术积淀：二十余年行业经验、经过硅片验证的物理层IP、数字控制器、IDE安全IP、验证IP，以及大量第三方互操作性测试，已支撑数百个PCIe 6.x项目落地，覆盖七代PCI Express，累计约4000次客户流片。

本次成果证明，从标准制定引领，到成熟PCIe IP、面向3D的设计实现，再到硅片成功验证，整套路径已经跑通。它将经过验证的PCIe生态与新兴多裸片设计架构打通，为下一代AI基础设施、HPC平台、存储系统和数据中心网络的设计者提供清晰方案：在3D封装中实现高性能互联，同时保留现代系统所必需的验证规范、互操作能力与完整IP能力。