UCIe从数据中心正式扩展到了自适应计算与射频系统行业

AMD 将首次在其自适应 SoC 产品线中引入 UCIe 互连标准。部分 Versal RF 系列器件将原生支持 UCIe 1.1 接口，设计人员可以把第三方专用芯粒与 SoC 共封装，通过封装内低功耗、高带宽链路直接通信。量产芯粒预计 2027 年四季度随部分 Versal RF 器件提供，与该系列量产爬坡节奏一致。

带有 UCIe 互连能力的 Versal RF 系列芯粒可提供高达 80 TOPS 的异构 DSP 算力、集成 RF 转换器，并在尺寸、重量、功耗与成本（SWAP-C）上获得收益。

从板级互连走进封装内

UCIe（Universal Chiplet Interconnect Express）是面向封装内裸片间互连的开放标准。AMD 是该联盟的创始成员之一——2022 年 3 月联盟成立时，发起方还包括英特尔、台积电、三星与 Arm。本次 Versal 器件采用的 1.1 版本于 2023 年 8 月发布，增加了可靠性机制，并扩展了包括车规在内的使用场景。

AMD 用芯粒搭建处理器已有多年，但其内部裸片间互连一直是私有方案。转向开放标准是性质不同的决定：客户可以把 AMD 硅片与商用或定制芯粒直接组合，而不必为每个应用重新设计大型单片 SoC 或另行委托开发。据 AMD 介绍，这一方式可同时降低延迟、功耗、尺寸、开发成本与复杂度，并让成熟 IP 得到复用。

变化最直观的体现是板级。过去要在 Versal 器件上集成射频前端、AI 加速器、光接口、存储子系统或定制 ASIC，需要多个独立封装的器件通过板级链路相连——在 AMD 平台上走的是 GTM2 串行接口。AMD 称，其 UCIe 实现在裸片间接口处按每比特皮焦耳计的功耗效率和延迟表现均优于这类外部连接。

具体接口配置上，部分 Versal RF 器件将支持最多 4 个独立的 UCIe-SP（标准封装）接口和最多 2 个 UCIe-AP（先进封装）接口，封装内聚合带宽达多 Tbps 级。两种规格对应标准定义的两类封装：SP 走传统有机基板连接芯粒，AP 则依托硅转接板或桥接片实现更密、更高带宽的互连。两者并存，让设计者在同一器件家族内做成本与性能的取舍。

Versal RF 系列于 2024 年 12 月发布，在单颗芯片上集成了高分辨率 RF 数据转换器、DSP 硬 IP、AI 引擎与可编程逻辑，提供高达 80 TOPS 的异构 DSP 算力，AMD 称其将六颗分立器件的功能合并进一个封装。发布材料给出的规格为：最多 16 通道 14 位 RF-ADC，采样率最高 32 GSPS；16 通道 14 位 RF-DAC，最高 16 GSPS。

这些能力瞄准的是尺寸、重量、功耗与成本都极为敏感的场景：航空航天与国防领域的相控阵雷达、电磁频谱作战、信号情报与卫星通信终端，以及多通道测试测量仪器和无线研究平台。

UCIe 打通之后，AMD 设想的共封装芯粒覆盖第三方 RF 模拟前端与数据转换器、AI 加速、CPU、GPU 专用计算、定制安全引擎、通信处理器乃至应用专用 ASIC。过去围绕 SoC 布置多颗板级器件的雷达或通信系统，可以收进一个封装——互连功耗随之降低，板卡面积也被释放出来。

量产芯粒定在 2027 年四季度，与 Versal RF 家族的量产爬坡同步。AMD 表示，随着芯粒市场成熟，其他自适应 SoC 也将陆续获得 UCIe 支持。

从标准侧看，UCIe 联盟成员已超过 100 家，规范持续演进，2025 年 8 月已推进到 3.0 版本，数据速率最高 64 GT/s。对 AMD 的自适应计算产品线而言，Versal RF 系列是进入这一生态的入口。