台积电暂缓HBM混合键合，供应商攻关5μm微凸块

据业内消息人士透露，中国台湾地区晶圆代工厂台积电（TSMC）决定在未来一段时间内继续采用现有的微凸块（Microbump）方案，用于先进封装中高带宽存储器（HBM）与AI加速器之间的连接。同时，台积电已要求材料及设备供应商开发更精细的5微米（μm）级键合技术。目前来看，台积电转向混合键合（Hybrid Bonding）的时间点将进一步推迟，预计要到HBM第四代后期或第五代初期才可能实现技术切换。

据材料行业消息人士9月2日透露，台积电已要求供应商开发5μm级微凸块及与之配套的底部填充材料（Underfill）。这意味着，目前先进封装中使用的微凸块还需要进一步缩小尺寸、降低高度。韩国和日本供应链企业已经开始相关研发，预计5μm级微凸块将在2027年下半年进入量产。

目前，HBM3E所采用的凸块高度约为15～25μm，HBM4则约为10μm。此前，日本材料供应商曾表示，当凸块尺寸低于15μm后，质量保证难度将显著增加，而5μm已经远低于这一质量保障门槛。

HBM堆叠层数增加，微凸块必须进一步缩小

微凸块之所以必须不断降低高度，核心原因在于HBM整体堆叠高度受到限制，同时互连密度持续提升。根据JEDEC（固态技术协会）的相关规范，HBM整体堆叠高度上限为775μm。随着I/O连接数量不断增加，而整体高度上限无法进一步突破，封装中的微凸块就必须进一步缩小，并以更高密度进行排列。

台积电的CoWoS先进封装技术，会通过微凸块将GPU及存储器厂商预先堆叠完成的HBM连接至硅中介层（Silicon Interposer）上。SK海力士和三星电子目前均已在HBM内部进行16层堆叠，但随着AI加速器侧的连接数量不断增加，CoWoS上的连接凸块也必须同步降低高度。

HBM第一代和第二代产品采用的还是尺寸相对较大的焊料凸块。随着堆叠层数和I/O数量增加，微凸块在HBM第三代产品前后逐渐成为主流。目前，SK海力士采用MR-MUF方案，即大规模回流焊（Mass Reflow）之后再进行液态底部填充；三星电子则采用TC-NCF方案，通过插入薄膜型底部填充材料，并利用热压键合（Thermo-Compression Bonding）完成连接。

混合键合此前一直被视为下一代封装技术。该技术可以完全取消凸块，直接对铜焊盘进行键合，从而实现更加薄型化、高密度的互连。台积电目前已经将混合键合应用于逻辑芯片堆叠，例如SoIC技术，但在HBM与硅中介层连接方面仍坚持使用微凸块。原因在于，从良率、检测到大规模量产等方面来看，微凸块方案已经经过市场验证，台积电并不愿意轻易放弃这一成熟技术路线。

目前台积电与两家主要存储器厂商所采用的键合技术如下：

注：MR-MUF与TC-NCF的对比特征参考科技媒体Serve The Home对SK海力士在Hot Chips 2026现场演讲内容的总结。

5μm级微凸块，真正难点在底部填充材料

5μm级微凸块是一项极具挑战性的技术，需要同时解决无空洞底部填充、残留助焊剂控制以及键合对准精度等问题。这也是台积电将相关研发任务分散给多家材料和设备供应商的原因。

HBM堆叠内部的技术路线同样呈现出类似趋势。在上个月举行的Hot Chips 2026大会上，SK海力士公布了相关路线图，计划在HBM4和HBM4E阶段继续采用基于微凸块的MR-MUF技术，并不会转向混合键合。直接键合技术则被推迟至HBM5及20层以上的堆叠产品。分析人士指出，JEDEC此前将HBM堆叠高度上限从720μm提高至775μm，也为这一技术路线的延续提供了更多空间。

JEDEC于去年4月正式发布JESD270-4 HBM4标准，将HBM堆叠高度上限确定为775μm。SK海力士在Hot Chips 2026上披露的HBM4规格显示，在775μm的高度限制下，其目标是实现超过2万个TSV以及16,148个底部微凸块，并实现超过2TB/s的带宽和超过40%的能效提升。

目前，12层HBM4已经进入量产，16层产品则处于认证阶段。此外，据报道，SK海力士48GB级HBM3E 16层产品还通过大幅降低芯片厚度、层间间距以及凸块间距，将相关尺寸缩减近一半，从而在与现有12层产品相同的高度限制内增加两层堆叠。

一位材料行业人士表示：“台积电要求开发微凸块，可以理解为其现阶段更倾向于继续降低微凸块尺寸，而不是直接转向混合键合。”该人士进一步指出，“目前已经存在15μm以下的微凸块开发方案，但质量保证仍然困难。相比微凸块本身，真正的关键挑战在于开发能够可靠支撑这一尺寸的底部填充材料。”

SK海力士探索HBM计算能力，封装向3D演进

与此同时，在同日举行的Semicon Taiwan 2026上，SK海力士展示了下一代AI存储器技术——将计算功能直接嵌入HBM4基础裸片（Base Die）的定制HBM。SK海力士副总裁、存储系统研究负责人金浩植（Kim Ho-sik）表示，通过减少将数据传输至GPU进行处理的过程，可以使大语言模型（LLM）推理性能最高提升5.15倍。

从HBM3E开始，SK海力士一直使用自研技术制造基础裸片；从HBM4开始，则将采用台积电的先进逻辑工艺。相比传统存储器工艺，逻辑工艺更加适合集成复杂电路和更多功能。双方目前正在共同开发HBM4基础裸片以及下一代封装技术。

封装结构也正在朝着减少数据移动的方向发展。在当前2.5D封装结构中，GPU与HBM并排放置于中介层上，通过中介层进行数据交换，每比特数据传输大约消耗2～3皮焦耳（pJ）的能量。未来的3D封装结构则可能将DRAM直接堆叠在神经处理单元（NPU）之上，通过缩短数据传输距离降低功耗，每比特数据的能耗有望降至0.2～0.3pJ。

下图展示了2.5D结构与预计中的3D结构在单位比特数据能耗方面的差异：

注：SK海力士披露的单位比特能耗区间中值（2.5D结构：2～3pJ；3D结构：0.2～0.3pJ）。实际数据可能因系统配置不同而有所差异，3D结构数据为商业化前的预测值。

台积电路线选择牵动整个HBM供应链

台积电此次决定预计将对整个HBM供应链产生重要影响。随着混合键合技术的切换时间推迟，材料和设备供应商将面临进一步挖掘现有微凸块技术潜力的挑战。其中，5μm级微凸块尤其关键，其尺寸已经超出此前日本材料供应商所认为较难进行质量保证的范围，因此，底部填充材料的研发能力将成为影响技术落地的重要变量。

与此同时，HBM市场需求仍在持续增长。随着AI计算的重心逐渐从训练向推理转移，数据移动量正在快速增加，对HBM容量和带宽的需求也随之提升。SK海力士预计，在多智能体（Multi-Agent）环境下生成的Token数量最高可能达到现有工作负载的15倍。如果同时运行1000个、上下文长度为32K的智能体，仅KV Cache就需要约10.5TB容量，相当于英伟达Vera Rubin NVL72系统总HBM容量的约一半。

由于封装技术的演进速度与HBM供应能力直接相关，分析人士指出，台积电暂时维持微凸块方案，短期内有利于保障供应稳定，但从中长期来看，混合键合技术转型的推迟可能限制HBM性能进一步提升。随着HBM市场竞争与技术路线不断交织，材料、设备、存储器以及晶圆代工厂之间的协同合作，也正变得越来越重要。