HBM疯狂堆叠层数，技术瓶颈越来越多

DRAM正承受巨大压力，其连锁反应正在波及整个芯片行业。大型系统厂商要求内存的数据读写速度进一步提升，三大DRAM厂商 —— 美光、三星、SK海力士，正面临越来越复杂的权衡取舍。目前最有效的方案，就是在HBM模块（存储立方体）内堆叠更多芯片层。但每增加一层，都会带来全新难题，部分问题至今尚未解决。

受HBM封装高度上限约束，堆叠更多芯片层，就必须减薄堆叠内的内存裸片。但DRAM裸片减薄已经逼近物理极限，有时甚至会直接发生破损。在制造与封装环节，薄裸片的处理难度大幅上升。堆叠层数越高，功率密度越大，热量在整个模块内部的传导路径也会变长。薄裸片还更容易发生翘曲，造成晶圆处理、凸点对位、裸片键合的难度提升。

与此同时，AI数据中心的数据量爆发式增长，行业对带宽的需求持续高涨，进一步放大上述难题。硅通孔（TSV）是3D‑IC模块的主要数据通路，也是实现HBM超宽并行接口的核心。TSV数量越多，带宽越高，这是提升HBM模块性能的基础。但TSV会占用裸片面积，压缩每一层可用于存储数据的空间。HBM模块沿Z轴垂直方向不断增高，会加大封装难度，也不利于堆叠底部逻辑裸片产生的热量向外散出。

业内人士表示，上述各类问题叠加，会显著影响良率，进而冲击DRAM供给。HBM堆叠内的DRAM裸片数量越多，出错的概率就越高。除TSV数量增加、裸片变薄之外，底部填充胶出现空洞、对位偏移、工艺偏差带来的各类结构缺陷，任意一项问题，都会让整叠裸片变成昂贵的报废品。尽管HBM底层存储单元技术和普通DRAM基本一致，但每比特数据对应的硅片与晶圆产能消耗，HBM远高于传统DRAM。

Objective Analysis总经理Jim Handy在2026 Hot Chips大会主旨演讲中，总结了DRAM供应紧张的三点原因：

1. AI需求爆发，资本投入空前，市场对高速DRAM的需求激增；

2. HBM的晶圆消耗远高于其他类型DRAM，造成DRAM晶圆供给收紧；

3. 制造产能跟不上持续高涨的市场需求。

“现在AI资本开支规模很大，而想要获得目标带宽就离不开HBM。大家都希望处理器芯片上拥有无限大的高速缓存，但现实做不到。那搭建超大SRAM行不行？成本实在太高。于是行业选择HBM。HBM拥有极宽总线，可以实现很高带宽；虽然存在一定延迟，但延迟水平和标准DRAM接近。” Handy说道。

不过高带宽是以牺牲芯片面积为代价。三星内存业务设计团队成员Sangwook Han表示：“成千上万颗TSV完成裸片互联。每一代产品的最大容量都实现提升，但迭代的核心驱动力依旧是带宽，HBM每代带宽几乎翻倍。想要实现更高带宽，我们面临两大瓶颈：裸片之间的TSV，以及底部裸片上的物理I/O接口（PHY）。TSV的迭代思路相对清晰，但提升TSV运行速度难度大、风险高，因此行业主要依靠增加TSV数量。该方案的弊端在于TSV阵列会占用硅片面积，迫使我们不断缩小TSV间距。而对比TSV，PHY I/O的工艺缩放要复杂得多。”

图1：HBM模块内部瓶颈。

TSV占用的芯片面积十分可观。Handy指出：“单块晶圆产出的存储容量，HBM只有标准DDR‑DRAM的三分之一。这意味着HBM会消耗海量晶圆；而HBM与普通DRAM共用同一条产线，最终带动全品类DRAM出现供应短缺。”

HBM和普通DRAM的不同之处在于，TSV与周边电路会占用本可以用作存储单元的硅片面积。

美光HBM设计架构首席工程师Raghu Sreeramaneni表示：“二者的存储单元技术本身差异不大，区别是围绕存储单元所设计的技术、封装与架构，以此实现更高带宽。HBM的核心是超高并行度，拥有数量更多的可并行工作存储体（bank），更多数据通路把数据传输到底部裸片。HBM3E每颗DRAM裸片拥有128个存储体；HBM4单颗裸片存储体提升至256个。全部DRAM裸片连接到底部裸片，由底部裸片实现与GPU/XPU的对接。系统包含两套PHY：底部裸片通过微凸点与中介层和XPU通信的PHY；以及连接所有DRAM裸片与底部裸片的TSV‑PHY。”

图2：系统级封装示意图，右上角为HBM，展示其与GPU、中介层的连接关系。DRAM堆叠高度一旦超过GPU，制造难度将会上升。

Handy分析，DRAM厂商此前并未预料到这一局面：过去DRAM市场增速平缓，厂商仅靠提升单块晶圆的GB产出，就可以匹配市场容量增长。“尽管摩尔定律放缓，但单晶圆容量提升速度足以匹配市场，所以企业十多年没有新增工厂产能。一夜之间，行业却不得不新建大量晶圆厂。”

目前没有快速可行的解决办法。产能层面，新建一座DRAM工厂至少需要数年时间；受电力、水资源、环保法规、建厂人力等各地条件差异影响，建设周期波动很大。当下新建产能能否满足需求、让DRAM价格回归合理区间，依旧充满不确定性。多数专家认为，内存需求增速已经超过算力需求。

Sreeramaneni称：“算力性能大约每两年提升3倍；HBM虽然解决了大量带宽问题，但性能提升节奏偏慢，约每两年提升2倍。内存墙问题依旧存在，甚至还在持续恶化。”

图3：算力需求增速远超DRAM供给与性能提升，倒逼数据处理逻辑、存储容量需求发生改变。

多重复杂制约因素

单纯往堆叠里增加更多DRAM裸片只会进一步放大各类难题。SK海力士在研发16层堆叠HBM时，暴露出多项关键制造挑战。

SK海力士美国封装工程副总裁Jaesik Lee在Hot Chips 2026主旨演讲中提到：“行业在讨论将HBM存储立方体总厚度从720微米提升至775微米。厚度增加可以带来工艺余量，但对比12层堆叠方案，裸片仍需要再减薄10%。我们也可以把裸片间隙缩小50%，同时减小凸点间距，凸点优化和厚度调整相互独立。但这也带来全新挑战：裸片侧壁间距受裸片变薄影响；功率密度与带宽同步上升，带来散热难题。堆叠层数越多，氧化层数量也随之增加，封装端的热压力进一步加剧。”

HBM模块内部的热量传导同样越来越棘手。Sreeramaneni表示：“HBM立方体的散热主要依靠顶部。底部裸片承担复杂运算，拥有高速互联线路，是发热最严重的区域。但散热器布置在模块最顶端，热量需要穿过整个堆叠，存在较大热阻。而DRAM本身不耐高温。温度过高会造成DRAM刷新机制异常，影响可靠性。热方案设计已经变得至关重要，如今我们甚至要围绕散热去做整体架构设计，而不是让散热去适配现有架构。”

未来发展方向

美光Sreeramaneni说道：“HBM存储立方体可以持续迭代，实现更高带宽，但数据终究要在HBM和处理器之间来回传输。从工艺技术、电路创新到中介层技术，各个环节深度耦合。行业需要全新的高速I/O设计思路。我们正在研究面向内存优化的SerDes PHY，而不是沿用传统内存接口。能否借鉴芯片间D2D SerDes的思路做内存优化？光互联未来也会进入该领域。同时中介层技术也在快速演进：支持更大的系统级封装SiP、集成更多GPU与HBM，新材料迭代，通道带宽提升来支撑更高速率，高速互联链路领域会有大量创新。”

键合技术同样会迭代升级。“现阶段主流HBM方案采用热压键合或者微凸点技术。未来会逐步转向熔融键合、混合键合，可实现微米级以下极小间距，封装内部的数据吞吐能力更强。同时堆叠裸片之间介质层减少，热阻也得到改善，对散热有利。” Sreeramaneni说。

随着AI持续普及，从AI数据中心到边缘嵌入式AI设备，都会受到上述技术变化影响。AI催生海量待处理数据，合成数据规模还会继续扩大。未来解决方案会偏向分布式数据处理：在边缘端实现内存内计算、传感器内计算，减少边缘向AI数据中心传输的数据量，支撑生成式AI与智能代理AI运行。

总结

HBM的迭代，已经从单纯的存储密度问题演变为系统性难题。堆叠裸片数量增加，带宽需求随之上涨，带来裸片厚度、热管理、封装复杂度等一系列挑战，几乎必然会造成良率下滑。

未来需要新技术、新方案，甚至在数据存储、处理、压缩方式上做出底层调整，尤其是边缘AI落地、小模型分布式推理架构普及之后。但仍有大量技术工作有待攻克，DRAM技术也迎来了数十年来前所未有的关注度。