从GAA到CFET：AI时代的晶体管微缩之路

两年前，我们介绍了环绕栅极（GAA）晶体管技术，同时指出与EDA流程协同优化的基础IP，是顺利完成技术转型的关键。自那以后，GAA已经从早期试用阶段，步入先进芯片设计的主流；而行业的目光已经投向了下一代技术。

当工艺节点突破2nm，数十年来支撑CMOS微缩的各类架构已经逼近实际物理极限，AI算力需求进一步加剧了压力。每一代新工艺节点，都需要实现更优的功耗、性能、面积（PPA）指标，同时应对诸多全新物理难题：器件宽度量子化、静电控制能力减弱，以及背面供电带来的散热挑战。想要达成上述目标，越来越不能只依靠晶体管本身，而是要看基础IP与EDA流程能否针对目标工艺深度协同优化。

本文梳理GAA技术的发展现状，介绍两项能够释放GAA全部潜力的关键支撑技术：背面供电、设计‑技术协同优化（DTCO）。之后将展望GAA的继任技术 —— 互补场效应晶体管（CFET）。两年前CFET还只停留在构想阶段，如今已经完成硅片流片验证。

GAA技术现状

大约从2nm节点开始，行业开始转向全新晶体管架构：环绕栅极GAA。GAA内部由多层半导体纳米片堆叠而成，栅极从四个方向包裹住纳米片沟道（图1）。相比FinFET鳍式场效应管，栅极电压可以更高效地控制沟道内电荷。

图1：GAA晶体管堆叠纳米片的截面示意图

从更陡峭的亚阈值摆幅（SS），可以看出栅极控制能力更强，对应更高的开关电流比Ion/Ioff。晶体管作为开关，Ion代表开启状态电流，Ioff代表关断状态漏电流。GAA拥有更出色的静电控制，因此亚阈值摆幅更优。GAA另一项优势是制造过程中沟道厚度可控性更好，器件之间的参数差异更小。

也可以把GAA理解为：将FinFET的鳍片横过来，再做垂直堆叠。这让器件宽度可以在版图平面上连续可调，工艺可以把纳米片宽度作为可调节变量。简单来说，设计师可以把纳米片宽度当作调节旋钮，在性能和芯片面积之间做取舍（图2）。采用更宽晶体管的标准单元载流能力更强，适合追求高性能计算；采用更窄晶体管的标准单元，密度更高、功耗更低，更适合依靠电池供电的移动终端。

值得注意的是，平面晶体管、FinFET、GAA三者还会长期并存。并非所有片上系统（SoC）模块，都需要采用最先进工艺节点；异构多芯片设计，也会把多种晶体管架构集成到同一款产品中。

图2：标准单元俯视示意图（非等比例），GAA支持灵活调整晶体管宽度

AI时代GAA为何至关重要

晶体管微缩带来的一大价值，就是新一代节点功耗相比上一代持续下降。当下，半导体行业增长由AI浪潮驱动。2022年大模型面向大众普及，AI工具用户规模呈指数级增长。大模型训练需要海量算力，依赖大量部署在大型数据中心内的GPU等专用硬件。按照当前增长趋势，预计到2030年前后，数据中心用电量将占到全球总电力需求的7‑8%（图3）。如此巨大的耗电，给全球电力基础设施带来现实压力，这也是行业拼命追求低功耗芯片的重要原因。因此GAA以及后续新一代晶体管架构，对AI时代意义重大。

目前高性能移动端率先大规模采用GAA，超大规模服务器、高性能CPU紧随其后。对比两年前只有少量客户试点，行业格局已经发生明显变化。

图3：数据中心全球电力消耗现状与未来预测

两大关键支撑：背面供电与DTCO

想要在先进节点充分释放GAA的潜力，离不开两项架构革新：

背面供电（Backside power delivery）：传统工艺，先制作晶体管，再在晶体管上方堆叠多层金属，完成供电与信号布线。随着尺寸不断缩小，布线空间愈发紧张，信号线与供电线路互相争抢布线资源。近几年晶圆厂开始把给晶体管供电的通路，放到晶体管层的正反两侧分开实现。这样可以释放更多布线空间，降低布线难度。但采用背面供电之后，晶体管下方不再是用于导热的厚硅基底，器件自发热成为需要重点解决的难题。

设计‑技术协同优化DTCO：标准单元与静态随机存储器SRAM占据SoC绝大部分面积，很大程度上决定芯片PPA表现。想要实现理想的PPA，除了缩小接触多晶硅节距（CPP）、栅长、金属节距等单元尺寸，先进节点还需要做多维度优化，其中就包括和高级EDA工具协同优化。DTCO需要多层级协同：第一层优化栅长、多晶硅节距、金属节距；第二层优化栅极耦合结构、扩散区隔断；第三层针对引脚做布局布线适配；最后还要上升到功能模块层级完成优化。

下一代：迈向CFET互补场效应管

AI浪潮催生对芯片空前旺盛的需求，行业需要继续推进器件微缩，实现更低功耗、更小面积、更高运行速度。两年前CFET还属于远期概念，如今已经完成硅片实物验证。GAA之后，下一代主流晶体管架构就是CFET：将NMOS、PMOS晶体管垂直堆叠（图4），减小占用面积，提升晶体管密度。

图4：CFET结构3D示意图，NMOS与PMOS垂直堆叠

近期研究人员已经基于CFET，成功制作可正常工作的环形振荡器与SRAM存储单元。和GAA一样，DTCO设计‑技术协同优化也是CFET实现PPA优化的重要手段。已有公开成果展示，等效7埃（A7）工艺下的3.5轨CFET单元，对比等效2nm（N2）参考设计，在性能不变前提下，面积直接降低46%。

CFET有机会和背面供电技术结合，叠加多芯片 / 芯粒设计的发展趋势，将成为摩尔定律向埃米时代继续延伸的重要技术路径。