面向高性能嵌入式计算的RISC‑V指令集扩展

RISC‑V架构一大核心优势，同时也是一项挑战，就是支持添加自定义指令。为RISC‑V内核增加指令，能够提升系统安全性，或是在密码学、边缘AI等场景下提升性能。但自定义指令也会带来碎片化风险，造成不同内核之间互不兼容。

针对基础版RV32I、RV64I RISC‑V内核，有三项嵌入式领域常用的基础扩展。C扩展（压缩指令）提供常用32位指令的16位版本，可将代码体积降低15%‑30%，对于片上闪存、ROM资源受限的场景至关重要。E扩展（减少寄存器数量）将RV32E标准的32个整数寄存器缩减至16个，缩小芯片面积，降低微型微控制器上下文切换的状态开销。M扩展（整数乘除法）为整数乘法、除法提供硬件支持，把软件例程替换为单周期或多周期硬件执行。

除上述之外，还有大量扩展可用于加速AI模型、向量运算，以及实现传统算法与后量子算法的安全能力。

例如RISC‑V向量扩展允许设计者选择128‑2048位的寄存器长度，芯片面积可以随算力精度需求灵活伸缩。谷歌最新的边缘处理器采用该扩展，相比其他嵌入式方案推理延迟降低34%。欧洲EPAC 1.0加速器将RISC‑V控制内核与专用AI计算阵列相结合，实现每瓦12 TOPS算力，证明开放指令集架构可以满足机器人、自主系统的功耗约束。汽车原厂厂商同样采用该思路用于车内驾驶员监控；向量推理可以在严格的ISO 26262安全规范内加速AI运算，同时无需向闭源厂商支付高额专利费。

RISC‑V市场

Mordor Intelligence的行业报告显示，RISC‑V技术市场规模预计将从2026年的18.9亿美元增长至2031年的106.2亿美元，复合年增长率超过41%。各国持续为自主处理器项目提供公共资金、云加速器大量采用开放标准内核，以及对免专利费架构的需求在成本敏感电子产品中不断提升，共同推动市场扩张。

2025年物联网设备占据34.52% 的营收份额，是市场最大组成部分；同时面向数据中心的内核业务增长迅猛。消费电子占2025年营收的28.71%，主要由智能手机、可穿戴设备、智能家居硬件拉动，这类产品追求更小芯片面积与更长续航。

嵌入式AI

AI的兴起对边缘微控制器、微处理器提出了更高性能要求，这也推动各类新指令不断涌现。

芯来科技已经在其UX系列RISC‑V处理器IP上完成部署并完整验证两套边缘AI智能体框架：PicoClaw与OpenClaw。这证明该架构可以在边缘侧独立运行复杂AI智能体操作系统。

本次演示结合支持虚拟化的UX1000H系列处理器IP，以及面向AI推理加速的NI900系列处理器IP，实现智能体调度与边缘推理。UX1000H支持RVA23标准，适配未来Android、Ubuntu软件生态；支持多种配置下的乱序执行，解码位宽为2‑6。

运行Ubuntu 24.04的UX900芯片开发板，搭载RV64GCV指令集，在资源受限的嵌入式环境中运行PicoClaw、OpenClaw框架。预编译版本PicoClaw v0.2.4实现轻量化部署，系统开销极低、响应速度快。

针对更复杂场景，OpenClaw 3.9运行于UX系列处理器IP，接入月之暗面的Kimi大模型。芯来科技还提供经过专项优化的NI系列面向领域架构（DSA）处理器IP，用于本地AI推理算力需求场景。NI系列内核IP集成高性能向量处理单元VPU与VNICE自定义扩展，支持RISC‑V向量扩展RVV1.0，可用于图像处理、信号处理以及边缘侧大模型推理。

CHERI安全扩展

CHERI是知名度很高的扩展之一，用于实现细粒度内存保护。RISC‑V国际组织正在将面向RISC‑V的CHERI标准化为RV64Y的 “Y” 扩展。项目将交付一份高质量、宽松许可的SystemVerilog参考设计，可直接商用，以此消除碎片化这一最大落地障碍。

英国初创企业SCI Semiconductor在3月完成全球首款商用CHERI流片。新唐科技对苏黎世联邦理工学院开源的Ibex RV32IMCB RISC‑V内核进行二次开发；该内核经过lowRISC增强，现已作为可信根组件用于谷歌Chromebook。

捷克EDA厂商Codasip今年早些时候被安森美收购，公司此前聚焦CHERI方案研发。

另一家英国初创企业Capabilities Ltd，联合lowRISC与牛津大学，在英国创新署、DSIT资助的COSMIC项目下，将CVA6‑CHERI推向应用级安全隔离域。该工作将补齐隔离域所需功能，同时提升微架构运行效率。

葡萄牙米尼奥大学研究人员把CHERI移植到面向RISC‑V的开源Bao虚拟机。初步评估结果显示：实现后代码规模增加30.2%，运行时内存额外占用1KiB，启动时间上升20%，中断延迟增加13.43%。米尼奥大学研究员Bruno Sa表示：“据我们所知，这是业界首个公开可用、同时兼容CHERI与RISC‑V虚拟机扩展的RISC‑V虚拟机实现。” 该移植成果已作为开源项目向RISC‑V、CHERI社区开放。

双锁步机制

在CHIPS联盟Caliptra项目框架下，哥德堡的Antmicro联合AMD、谷歌、微软、英伟达维护并增强RISC‑V VeeR EL2 CPU内核，该内核用于开源Caliptra可信根项目。该公司已经为内核增加物理内存保护PMP支持；并在VeeR EL2原本仅有的机器（M）模式之上，通过自定义扩展实现RISC‑V用户特权模式。

RISC‑V将特定特权等级与一组控制状态寄存器（CSR）绑定，防止低权限恶意代码篡改系统关键寄存器。处于U（用户）模式时，软件无法读写CPU控制寄存器与CSR、处理异常、修改PMP配置。增加用户模式需要增加硬件逻辑强制校验CSR访问权限，因此需要修改多处模块。

Antmicro新增保存、切换运行模式的逻辑，包含异常正确处理、子程序返回后继续执行。部分RISC‑V指令属于特权指令，仅可在机器模式执行，因此新增指令特权校验，同时扩展EL2内核原有标准CSR寄存器。新增寄存器包含内核支持能力信息，向运行软件标识用户模式可用；同时增加一批用户模式所需、适用的全新CSR。

Antmicro基于增强后的VeeR EL2内核，完成双内核锁步DCLS的双模块冗余DMR实现。该方案复制系统关键组件，增加一层故障防护。DMR依靠复制硬件模块、比对输出结果检测异常。当功耗、成本、空间限制使得三模冗余方案不可行，但故障检测与故障缓解又必不可少时，DMR就具备很高实用价值。

DCLS是DMR的典型实现，用于航空航天、汽车、工业控制这类安全关键场景，需要高可靠计算与容错运行。DCLS也可用于可信根等安全场景抵御侧信道攻击，当攻击者物理接触芯片时，可以检测、阻止故障注入。因此Caliptra可信根项目也引入DCLS。

DCLS是一套32位内核功能，默认关闭。开启之后，设计中会实例化另一颗VeeR EL2内核，即影子内核。影子内核相对主内核延迟一段可配置的固定时钟周期。攻击者如果想要篡改主内核行为，就必须精确掌握影子内核延迟，并且在对应延迟之后完成完全一致的篡改，攻击难度大幅提升，系统安全性得到增强。

VeeR EL2的DCLS实现可用于抗辐射设计、侧信道攻击防护等多种场景。

自定义扩展接口

目前有大量自定义扩展基于Core‑V扩展接口CV‑X‑IF对接RISC‑V内核。该接口目标是实现协处理器指令扩展的标准化设计与验证，无需修改CPU本身。统一接口让RISC‑V内核设计者可以复用已有协处理器。该接口支持B（位操作）、M（整数乘除）、F（单精度浮点）、D（双精度浮点）等标准RISC‑V扩展，也可实现自定义扩展。经由该接口实现的扩展属于非特权扩展，不支持H虚拟机这类特权扩展。

CV‑X‑IF源自苏黎世联邦理工、博洛尼亚大学的欧洲PULP项目，最初用于解耦浮点单元与CPU设计。接口第一版叫APU接口，部署在CV32E40内核，用于和CVFPU协处理器通信。早期版本和CPU流水线强耦合，新增协处理器扩展就必须修改流水线和解码器。

之后PULP团队为CVA6项目开发更先进接口，可处理向量计算这类复杂场景。Snitch项目对接口进一步优化，做到更高模块化、与流水线解耦，CPU仅需对解码器做少量改动。

OpenHW Group继续迭代该接口，彻底解除CPU与协处理器之间的依赖。该接口不依赖解码器、流水线，在许可证、代码库层面也做到解耦，目标成为推动RISC‑V IP大规模复用的标准接口。

CV32E40X是第一款搭载该接口的CPU；CVA6也将该接口作为可选功能。

更多扩展方向

在6月欧洲RISC‑V峰会上，Core‑V扩展接口成为多款设计的关键部件。

马德里理工大学研究者Iñigo Díez de Ulzurrun，面向嵌入式严苛功耗与面积约束，开发一款高性能向量处理单元VPU架构，充分挖掘数据级并行DLP能力。

CV‑X‑IF接口用于低延迟指令卸载；OBI v1.0开放总线协议保障加载、存储操作时的高吞吐数据访问。这套实现采用128位向量寄存器长度VLEN，已经在AMD Pynq‑Z2 FPGA完成验证。

向量扩展同样被用于加速大语言模型LLM推理。 Andes的设计在边缘RISC‑V CPU上借助向量扩展运行LLM推理。Andes研究员Yueh‑Feng Lee介绍，4位向量加载、高效8位列点积指令加速Llama模型量化压缩后的4位算子；相比上游实现获得1.72‑2.14倍性能提升；开启RVV的多核平台中，预填充负载可接近线性扩展。

轻量级密码

美国NIST发布最新轻量级密码标准，包含4条基于Ascon系列的算法：AEAD算法Ascon‑AEAD128、哈希算法Ascon‑Hash256、可扩展输出函数Ascon‑XOF128，以及定制化XOF Ascon‑CXOF128。

由此诞生一批扩展，在嵌入式RISC‑V微控制器、处理器上加速上述算法。

意大利都灵理工大学Enrico Manfredi、Alessandra Dolmeta、Valeria Piscopo开发RISC‑V多功能密码引擎，支持AEAD与哈希运算。该引擎的CHIMERA实现依托指令集扩展，在ASIC、FPGA小体积部署场景下，吞吐量提升6倍。

后量子加密

大量研究利用RISC‑V扩展与CV‑X‑IF接口提升后量子密码PQC算法性能。

多项PQC算法性能瓶颈集中在两类计算密集算子：数论变换NTT、Keccak‑f [1600] 置换。西班牙巴塞罗那超算中心开发PQCUARK标量RISC‑V指令集扩展，通过两个紧密耦合单元同时加速两大算子：面向NTT的打包SIMD蝶形单元，以及每个周期完成两轮置换、可直接访问加载存储单元的Keccak引擎。

PQCUARK部署在64位RV64内核与FPGA之上，性能是NIST参考软件的10倍，相对优化实现提升4.2倍，较业界现有最优方案高出12倍。该中心Xavier Carril Gil介绍。

在GF22‑FDSOI工艺ASIC综合结果显示，1.2GHz频率下内核面积开销仅8%，关键路径不受影响。

另一项后量子密码扩展HORCRUX，由Valeria Piscopo、Alessandra Dolmeta开发，采用模块化PQ‑ALU，通过CV‑X‑IF接入系统，可加速哈希类、格基、码基方案共用的核心算子。

该设计面向NIST标准化算法（ML‑KEM、ML‑DSA、SLH‑DSA、HQC）以及其他候选算法。团队完整开源软硬件栈，并公布65nm工艺测试结果。实现方案芯片体积紧凑，最高可节约99.5% 能耗，证明该扩展可以用较小集成代价，在RISC‑V上实现高能效后量子密码。

架构稳定性

除新增扩展外，RISC‑V也存在另一条技术路线，保障架构长期稳定。由博世、英飞凌、北欧半导体、恩智浦、高通、意法半导体支持的Quintauris联盟，推出面向微控制器级嵌入式系统的标准化执行环境。

EM‑Altair配置文件规定强制、可选指令集扩展、特权模型与系统假设，保障不同硬件实现之间二进制长期兼容。通过降低架构差异，EM‑Altair助力软件栈复用、可预测的实时行为，打造可扩展的嵌入式RISC‑V生态。

Quintauris公司CEO Alexander Kocher已于2026年6月底卸任，由首席运营官Pedro Lopez接任。Lopez表示：“对于Quintauris而言，这是激动人心的时刻。Alexander打下坚实基础，我们期待继续携手合作伙伴，推动RISC‑V平台的开发与落地。”

CTO Ozgur Ozkurt谈到：“第一阶段是建立行业达成共识的基础。下一阶段挑战更大：让RISC‑V能够解决未来更棘手的难题，并且伴随生态规模扩大实现可持续发展。这就是Pedro与我将共同推进的方向。”