AI遭遇内存与功耗瓶颈，CEA-Leti推进芯片堆叠技术路线图

随着AI模型规模持续扩大，硬件设计师面临一项全新挑战：需要在处理器周边布置更多内存，以更低能耗传输数据，同时解决系统功率密度不断攀升带来的散热难题。CEA-Leti前瞻项目主管Pascal Vivet认为，这一挑战正推动3D集成与芯粒架构，从先进封装技术升级为AI系统设计的核心方向。

“3D技术至关重要。”Vivet接受采访时表示，依托3D技术，行业能够实现横向、纵向拓展，并在开放生态中，针对芯粒拆分方案组合适配最优工艺。

从高带宽走向宽带宽

直接驱动这一变革的，是AI模型规模以及配套内存容量需求的持续增长。Vivet称，核心难题 “显然来自计算模型体量与内存容量需求”。他表示，研发目标是充分迭代现有技术，在未来数年内打造出新型系统，将超大容量内存尽可能贴近计算单元集成。这类系统可在芯片附近集成数百GB，甚至TB级别的内存。“想要实现这一目标，3D堆叠将是关键。”Vivet说道。

高带宽内存（HBM）现已成为AI加速器的标配，但Vivet认为当前HBM架构并非最终形态。HBM通过将堆叠DRAM放置在处理器旁提升带宽，但芯片之间仍为并排布局，限制了接口宽度与能效进一步提升。“HBM可以实现高带宽，但接口宽度不足。”Vivet表示。

Leti当前探索的方向，不只是传统意义上提升带宽，而是打造物理距离更近、并行度更高的内存接口。未来系统不再单纯依靠相邻裸片之间提速信号链路，可将内存直接堆叠在计算单元上方，或是借助密度更高、能耗更低的接口就近布置内存。“我们希望从现有HBM方案，转向速度更低、并行更宽、距离更近的全新方案，并匹配对应的技术路线。”Vivet说道。

这一点对于推理场景尤为关键，推理工作负载需要反复读取模型权重。如果高密度存储能够近距离集成在计算单元周边，这类面向读取功耗优化的存储方案将发挥重要作用。

Vivet重点研究三大方向：这类存储的部署位置、存储与计算单元的互连方式，以及整套系统的供电、散热、测试与制造可行性。

Leti正在搭建一套完整的3D集成技术体系。Vivet介绍，研究所研发的技术覆盖10微米级互连至1微米以下互连，包含裸片对晶圆混合键合、晶圆对晶圆混合键合、超高密度硅通孔、扇出型晶圆级封装、芯粒集成等技术。Leti近期完成间距1微米的裸片对晶圆混合键合互连技术演示，同时设定了200纳米间距晶圆对晶圆混合键合的研发目标。

2026年ECTC大会展示的1微米间距裸片对晶圆混合键合测试样件剖面图。

当然，并非所有应用都需要采用最激进的集成方案。数据中心AI系统可能需要内存直接堆叠在计算芯片上的高密度集成方案；汽车、航天与国防领域，可优先借助芯粒与先进封装技术，在无需所有模块都采用最先进制程裸片的前提下，搭载高端功能模块。

堆叠技术引发功率密度难题

将内存与逻辑芯片近距离堆叠，可以降低数据传输能耗，但也会带来更严峻的散热挑战。Vivet表示：“核心限制并非总功耗预算，而是功率密度。”

二者的区别至关重要：3D集成提升了功能密度，缩短互连线路、提高带宽，但热量也随之集中。现有散热技术决定了系统能够承受的功率密度上限。

Vivet以水冷举例：在高性能计算集群中，水冷散热能力优于传统风冷，但依旧存在性能天花板。固定面积内，散热方案决定了可导出的热量上限，进而限制芯片的最大功耗。“水冷划定了芯片功率密度的上限。”Vivet说道。

这意味着架构设计与散热方案无法割裂。数据中心加速器可依托液冷方案，但车载、飞行器、无人机、国防平台中的边缘AI系统，散热条件截然不同。各类应用的集成方案，必须匹配自身散热能力。

这也是Vivet推崇 “宽通道、低速率” 接口的原因。更低速率下的大规模并行传输，能够降低单比特传输能耗，缓解功率密度压力。该思路既适用于电互连，在部分场景下也可用于光互连方案。

供电架构同样需要重新设计。随着计算芯片与内存堆叠愈发紧密，设计人员需要确定供电线路如何抵达计算单元，电源管理模块的部署位置。“电源管理架构需要在项目早期就完成重构。”Vivet表示。

背面供电可以作为第一步，但Vivet认为技术路线需要更进一步。未来系统可能需要负载点供电、集成无源器件，电源管理模块就近集成在计算单元周边，可采用背面集成或是芯粒形式实现。

这项挑战不只是技术层面，更是架构层面。如果供电、散热、内存布局等到后期才纳入考量，系统将很难完成优化。封装不再只是承载成品芯片的被动载体。

2026年ISSCC发布的中介层系统方案，每颗计算裸片配套电光路由芯片，另外增设两颗路由芯片用于主输入输出。

芯粒要求系统级早期协同优化

这种技术转变，也引出了Vivet眼中路线图里最难攻克的一环。他表示：“最大难点在于项目早期，基于工艺层级与功能模块完成系统拆分规划。”

在传统芯片设计流程中，封装方案通常在电路与架构确定之后才着手规划。但先进AI系统无法沿用这套顺序。内存容量、互连密度、功耗预算、热预算、散热方案、成本、良率，全部需要在项目初期纳入考量。实际开发过程中，意味着在物理架构定型前，就要预估功耗、热特性、散热极限、集成方案与成本。

Vivet介绍，Leti正在搭建一套方法论，在完整系统设计启动前，结合散热方案、3D集成路线，提前开展功耗与热预算分析。成本建模同样不可或缺，因为最前沿的堆叠方案未必适合所有应用场景。

虚拟原型开发的重要性将持续提升。Vivet认为，未来架构设计需要早期搭建软件模型，标注密度、功耗、热特性等工艺参数。借助这些模型，系统设计师可以在敲定物理实施方案前，推演各个功能模块的布局方案。

芯粒生态的价值也在此凸显。对于欧洲产业而言，芯粒技术能够帮助企业共享知识产权、获取晶圆资源，整合高端功能、先进封装技术与专用加速器，不必将所有模块集成在同一块先进制程裸片上。

想要规模化推广开放芯粒模式，行业不能只依靠物理集成技术。Vivet提到，还需要裸片间通信标准（例如UCIe）、可测试性设计规范、测试修复方案、芯粒设计套件，让芯粒可以像可复用IP模块一样使用。

在Vivet看来，AI硬件的未来，并不单纯取决于最快的处理器或是密度最高的内存，而是取决于行业能否智能化完成芯片堆叠、互连、供电与散热设计。

先进封装也因此迎来全新定位：它不再只是芯片组装的最后一道工序，在AI系统中，先进封装本身已经成为架构的组成部分。