挑战HBM4，英特尔全新XBM内存专利曝光

随着AI芯片需求暴增，现有的HBM面临缺货、价格高昂及高功耗等挑战，业界甚至开始寻求LPDDR做为替代方案。英特尔最新曝光了新专利XBM，目标在未来取代HBM4，并期望通过更低的成本与更高的带宽来解决现有瓶颈。该技术预计将与英特尔的另一项ZAM（Z-Angle Memory）技术同步，瞄准2030年之后的商业化市场。

这份专利最早于2024年12月26日提交，其中介绍了英特尔命名为XBM（cross-batch memory，跨批次内存）的技术。该方案属于“集成后段晶体管的超高带宽内存”，设计目标是封装尺寸与HBM4持平；同时舍弃传统DRAM及其超宽并行接口，改用后段制程（BEOL）薄膜晶体管与串行通用芯粒互联标准UCIe链路。

英特尔这套内存堆叠架构取消成本高昂的硅中介层、缩小封装体积，还内置硬件缺陷修复机制，以此解决传统HBM组装成本居高不下的痛点。

图中展示堆叠内存裸片（编号104）与逻辑裸片（编号106）搭载在中介层上

专利文件详细说明了多层内存裸片堆叠结构：每颗裸片内部采用后段工艺制备1T1C（单晶体管单电容）DRAM存储单元，依靠硅通孔（TSV）沟槽通道与双面高带宽互联（HBI）实现层间互连。英特尔设计单颗裸片容量约1.5GB，内部包含768个数据块，按32行×24列阵列排布，整体划分为8个通道，每个通道下设8条子通道；基础堆叠层数为8层，最高可扩展至16层。数据经速率32GT/s（吉传输/秒）的UCIe串行I/O组从堆叠层输出，统一由基底裸片完成转发。

想要理解英特尔的技术革新，需要先厘清传统HBM的工作逻辑：传统HBM将多颗DRAM裸片垂直堆叠在基底逻辑裸片上，通过TSV实现层间导通，并借助硅中介层、千比特级超宽并行总线与处理器通信，单堆叠位宽可达1024bit。超大位宽是HBM实现高带宽的核心，但也推高封装难度与扩容成本——所有信号线都必须穿过内存与计算裸片之间的中介层完成布线。当前AI加速器算力提升速度远超内存的数据供给速度，“内存墙”成为限制芯片性能的核心短板，这也是各大头部芯片厂商纷纷优化内存接口与堆叠结构，而非单纯迭代计算逻辑的原因。

XBM架构第一大核心革新在于存储单元制程结构。传统DRAM单元制作于前段制程（FEOL），也就是常规晶体管的基底硅层；XBM则把1T1C存储单元转移至晶体管上方、由金属层与通孔构成的后段制程区域，采用薄膜晶体管实现存储。在后段制备存储单元，让英特尔能够将裸片分割为大量可独立寻址的小型存储块，这也延续了英特尔长期推进的“内存叠放逻辑电路”技术路线。

图中展示多层裸片对齐的数据块与贯穿各层的TSV硅通孔

第二项关键革新是数据交互接口。XBM摒弃HBM的宽并行物理层（PHY），将数据串行传输至速率32GT/s的UCIe总线组，由基底裸片统一完成串并转换，并把全部输入输出信号路由至计算裸片。采用标准化芯粒互联协议，让该架构原生适配芯粒设计；英特尔表示，对比依赖中介层的传统HBM堆叠方案，XBM封装流程更简单、综合成本更低。但该设计存在取舍：32GT/s已是当前UCIe规范的速率上限，接口不存在额外性能冗余空间。

英特尔还大幅强化架构的故障修复能力：基底裸片集成专用备用通道、内置自修复电路（BISR）、解码与调试逻辑，同时配备4条子通道冗余存储阵列，可灵活替补上层裸片出现故障的存储单元。这套组装完成后的修复机制，用于提升高层数内存堆叠的量产良率。

基底裸片布局图，标注有UCIe模块、内置自修复/解码/调试区域以及用于故障修复的备用通道。

这份专利文件很大篇幅并未围绕存储单元本身展开，而是重点阐述裸片的封装搭载方案。英特尔详细介绍了封装层叠内存（MoP）与“反向悬伸”结构，目的是降低堆叠结构的Z轴高度——传统封装层叠内存结构会增加300至350微米厚度；同时该方案省去以往用于控制翘曲变形的加固板，并且可由电压调节器直接为DRAM供电。这也是其宣称“封装体积更小、成本更低”的核心技术支撑。

图中SoC模组两侧排布多层内存裸片堆叠结构

切勿将XBM与ZAM（Z-AngleMemory，Z轴角度内存）混淆，后者是英特尔与软银旗下子公司SAIMEMORY联合研发的架构，计划在2026年超大规模集成电路研讨会上发布。ZAM的创新点在于键合工艺：采用熔融键合工艺堆叠九层传统DRAM，层间硅片厚度仅约3微米；据悉其带宽密度目标为HBM4的两倍，预计2029年实现商用。与之不同，XBM为英特尔独立申报专利，核心改动在于DRAM晶体管架构与互联接口。两项技术并行推进，说明英特尔至少布局了两套差异化HBM替代方案，对于1968年以存储器业务起家的英特尔而言，这样的研发布局符合其发展思路。

和绝大多数专利方案一样，这套英特尔全新HBM架构存在诸多不确定性。该专利早在18个月前就已提交，目前暂无对应产品与量产路线图，仅代表企业研发构想，并非即将上市的成品。UCIe接口速率已触及标准上限；后段晶体管DRAM尚未经过大规模量产验证；整套方案还需要在性能、成本上对比HBM4E以及自家ZAM技术的时间线，证明自身具备商业化价值。