下一代堆叠晶体管，技术路线分化

芯片厂商普遍达成共识：未来十年的晶体管核心方案，将是两枚晶体管垂直堆叠在一起。该结构能在同等硅片面积内集成更多器件，最终电路尺寸最小可缩减至现有产品的一半。不过各大厂商的研发路线，在技术细节上已出现明显分化。

这类堆叠晶体管距离商业化落地大约还有六年，行业尚未形成定型方案。但IEEE VLSI Symposium上披露的研究成果，叠加IBM发布的详细技术资料，勾勒出两条主流技术发展路线。

尽管各家企业命名各不相同，行业研究中统一将这款新型器件称作CFET（互补场效应晶体管）。CMOS（互补金属氧化物半导体）逻辑电路由两种晶体管构成：P沟道场效应管（PFET）与N沟道场效应管（NFET）；传统方案将二者并排摆放，而CFET则改为垂直堆叠结构。

具体来说，CFET采用近年才实现商用的纳米片/环绕栅极晶体管进行堆叠。该器件本身内置多层纳米级厚度硅片，电流从中导通；硅片外围包裹一层仅数个原子厚度的绝缘层，再搭配由多种金属精密调配而成的栅极堆叠结构；器件两端由晶体硅盖帽构成源极与漏极，完整组成晶体管单元。

在CFET制备路线上，英特尔、三星、台积电均采用单片集成工艺。该方案的核心逻辑是同步制造上下两层晶体管，二者垂直对齐、逐层成型。与之相反，IBM主推序贯集成工艺：先完整制备底层全部晶体管层，再在其上方加工上层晶体管。除此之外，IBM的设计方案将成对晶体管轻微交错排布，而非单片工艺的完全垂直对齐结构。

各大芯片厂商均看好CFET的性能提升潜力，IBM尤为激进。IBM自身不生产芯片，专注为客户开发先进制造工艺。该企业称其自研CFET技术名为Nanostack，对比当前2纳米节点芯片，可实现芯片存储单元性能最高提升50%、能效优化70%、面积缩减40%。

IBM半导体全球研发副总裁Huiming Bu表示：“Nanostack并非一次性单点技术革新，而是一套全新晶体管平台，能够支撑后续大量创新技术落地。”

CFET序贯集成路线

序贯工艺落地最大的阻碍，来自制备高性能晶体管所需的超高温制程。IBM研究院研究员Nirmaan Shanker在VLSI研讨会上表示：“核心取舍难点在于，下层晶体管结构必须承受上层器件加工全过程的全部热预算。”

这类高温制程温度可突破900摄氏度，且持续数小时。高温会大幅降低晶体管导通电流，同时器件开关阈值电压的可控性会显著变差。

IBM此前已通过研究验证，NFET晶体管可耐受该高温工序。在本次VLSI研讨会上，Shanker进一步公布了团队实现PFET耐高温加工的技术方案。这套工艺仍有优化空间，但证明行业有望实现晶体管密度更高的芯片架构。Shanker提到：“理论上，这套工艺可无限叠加更多晶体管层。”团队测算，四层晶体管堆叠芯片，对比两层堆叠芯片可再将电路面积缩小40%。

IBM的另一项核心创新是上下晶体管层错位排布。直观来看，将NFET与PFET交错放置似乎会占用更多空间，但IBM表示该设计反而能缩小逻辑电路面积、优化晶体管电气性能。

业内专家指出，CFET普遍存在一大技术难题：在狭小垂直空间内完成上下两枚晶体管的全部布线互连。举例而言，上层晶体管需要连接下层引出的供电线路，下层晶体管又要对接上层传输的数据信号线。若只能沿着堆叠结构侧边布线，会限制CFET单元的最小排布间距。

错位排布方案可以解决部分互连痛点，实现更直接的线路连接。Bu解释：“我们能够分别在每一枚晶体管的正面、背面独立引出接触电极。这种错位架构，是Nanostack存储电路实现40%面积缩减的核心基础。”

CFET单片集成路线

序贯集成虽有优势，但工艺复杂度远高于单片集成方案。英特尔CFET专家、副总裁Myunghee Na称：“纵观全行业，单片集成仍是目前主流的CFET制备路线。”

单片集成方案的核心思路是制备更高堆叠高度的纳米片结构，底层纳米片组用于一种晶体管，顶层纳米片组用于另一种晶体管。该路线的难点在于：需要在狭小堆叠结构内完成全部器件结构、电极线路的刻蚀、区分与集成，部分结构还会被上层组件遮挡。各大厂商正通过研发新型互连结构、优化器件电气性能攻克该系列难题。

三星率先推出三层纳米片PFET与三层纳米片NFET原型；英特尔、台积电则采用两层+两层的双叠结构。英特尔器件工程师Jami Wiedemer在研讨会上向同行解释，两层堆叠是平衡取舍后的方案：增加纳米片层数能加快晶体管开关速度，但堆叠高度过大会产生大量损耗信号的寄生电容，加剧功耗浪费。她同时提到，随着技术迭代成熟，该堆叠层数配置大概率还会调整。

各家企业还从其他维度优化器件电气特性。当前晶圆厂会针对低功耗移动端芯片、高频服务器CPU等不同场景，提供仅开关阈值电压存在差异的同规格晶体管版本。台积电已实现CFET上下两层晶体管可分别设置三档不同阈值电压。

英特尔则为上下层晶体管选用不同硅晶向衬底：一种晶向可提升PFET速度，另一种适配高速NFET。实现方式为先在两片独立晶圆上分别生长对应晶向硅层，再将两片晶圆键合在一起。

这套键合工艺还能实现上下晶体管电气隔离，英特尔与台积电均采用该思路：两片晶圆间的绝缘界面直接形成中间介质隔离层。

三星采用差异化隔离方案：优化晶体生长工艺，在上下器件纳米片之间预留多一层备用纳米片；后续刻蚀去除多余夹层，再在空隙内填充绝缘介质完成隔离。

厂商的CFET上下层互连方案也各有区别：台积电沿着两枚器件源漏极侧边制作垂直连通电极；英特尔在CFET内部、源漏极之间打造专属“内部互连通道”；三星则刻穿上层晶体管源极，将上下器件统一连通至顶层金属布线。

随着CFET逐步接近商业化量产标准，芯片厂商还会迭代更多衍生技术方案。英特尔Myunghee Na评价：“CFET是终极晶体管架构。这项技术的落地需要全产业链协同，涵盖半导体设备厂商、电子设计自动化（EDA）软件供应商等全部参与者。前路仍有大量研发工作等待攻克，但当下无疑是令人振奋的产业阶段。”