堆GPU走到尽头，AI 需要一条全新摩尔定律

当前AI发展最大瓶颈，在于算力体系缺乏高效扩容能力。如今AI运算规模每扩大10倍，数据中心配套硬件投入基本也要同步增加10倍。

能否攻克这一难题，将对全球产业格局产生深远影响。

“如今AI数据中心的能耗单位都已经用上吉瓦，行业长期遵循的扩容逻辑十分清晰。”欧洲微电子研究中心（imec）首席执行官帕特里克·范德纳米勒在机构近期举办的国际技术论坛（ITF）上表示，“行业传统路径是：先把单芯片算力拉满至最大裸片尺寸；再在单机柜内部并联大量GPU，使其协同运作，充当一台巨型计算机的运算核心；最后向外扩容，将数十个机柜整合为统一的训练与推理工厂。但与此同时，功耗几乎呈线性上涨，这套扩容模式本质上不具备可持续拓展能力。”

随着多智能体AI系统逐步落地，算力工作重心从模型训练转向推理运算。研究人员测算，这类新型系统所需算力将是现有大语言模型的150倍，进一步加大了规模化落地的难度。

“核心矛盾摆在眼前：我们能否在不突破基础设施承载上限、不超出地球能源承载力的前提下实现AI算力扩容？当物理人工智能、人形机器人、自动驾驶设备与智能环境全面普及后，这个问题会变得更加迫切。”范德纳米勒说道。

他提出，唯有打通全技术栈、联动全产业链伙伴开展协同优化，才能匹配AI的算力扩张需求。未来十年，行业算力利用效率需要实现整整10倍提升。“好消息是，算法创新、器件微缩、互联架构、芯片体系架构这四大核心要素的增益可以相乘叠加。当我们对其进行协同优化后，综合性能提升幅度将完全满足AI发展需求，这也是行业的重大机遇。正因如此，我们必须推动全技术栈跨领域协作研发。”

一众行业龙头企业对此观点表示认同。三星电子社长兼首席技术官宋宰赫表示：“我们当下正处在生成式AI普及阶段，聊天机器人、图像生成、视频创作等应用遍地开花。不久之后，具备自主执行能力的智能体AI将面世，能够精准完成人类指定的各类任务。AI模型最终会落地为物理智能系统，比如近两年CES展频繁亮相的人形机器人，它们能够真实感知现实环境并做出合理反馈。三星正打通从芯片设计到先进封装的全链路协同优化，推出全套AI硬件解决方案。”

“可喜的是，我们旗下DRAM、NAND闪存、逻辑芯片、先进封装所有产品线的技术正在深度融合。”宋宰赫介绍，并重点列举五大核心底层技术：混合键合、高性能晶体管、翘曲应力控制、精细光刻图形化、低阻金属互联。近期三星在材料领域取得一项关键突破，成功研发适配DRAM的IGZO垂直沟道晶体管。“将沟道材料更换为氧化物半导体后，器件漏电流可降低数个数量级。除此之外我们还证实，引入铁电材料能够有效降低芯片工作电压。”

在高带宽内存（HBM）领域，混合键合技术能够支持堆叠更多裸片，实现12层、16层乃至20层堆叠，同时降低热阻。宋宰赫并未披露HBM搭载混合键合技术的量产时间表，但行业另一项关键优化思路已落地：将部分核心逻辑单元从GPU转移至HBM基底裸片，在提升运算速度的同时降低功耗。三星还联合多家设备厂商搭建数据共享平台，实现设备健康监测、工艺预测建模与良率预判；同时与英伟达合作，开发融合物理规则的AI模型，用于等离子刻蚀、热仿真与力学仿真工艺研发。

成熟制程不再是“落后产能”

AI变革的影响不止局限于高性能计算领域，边缘设备也在加速向先进工艺节点迭代。汽车芯片、部分智能手机芯片都在快速采用最前沿制程。

台积电张凯文表示：“想要实现无处不在的通用智能，必须把算力下沉到各类边缘终端。智能手机需要持续与数据中心交互，才能获取智能算力支撑。手机应用处理器今年年底将推进至2nm工艺，射频芯片升级至6nm鳍式场效应管工艺，相机图像信号处理器则采用12nm鳍式晶体管。”

“AI正在倒逼边缘端芯片工艺加速迭代，而工作电压是重中之重。我们正把芯片工作电压降至0.4伏，最高可降低70%开关功耗。”

图1：AI推动边缘设备快速迭代至先进工艺节点 来源：台积电

欧洲微电子研究中心（imec）既是前沿技术孵化平台，也是可量产规模化方案的落地助推器。联电技术开发副总裁许昭义称：“企业与imec合作，可在成熟完善的产业生态中完成新技术验证，再落地至量产产线。这对于布局集成光子学等全新赛道的企业尤为重要。举例来说，我们依托imec的300毫米硅光子工艺iSiPP300，加速自研12英寸硅光子平台。联电此前已具备6英寸、8英寸光子集成电路量产经验，产品主要面向通信领域。如今AI基础设施催生对高带宽光互联的巨大需求，行业普遍转向12英寸产线，以此提升产能规模、降低单片成本、优化器件性能。”

本届国际技术论坛上，AMD自适应与嵌入式计算事业部高级副总裁、总经理萨利勒·拉杰带来一场极具启发的分享：“设想一个场景：你正在办公室或参会，手机突然收到消息，家中老人摔倒无法起身。你可以拨打急救电话，等待十到十五分钟救援抵达；也可以启动家中部署的人形机器人前往处置。核心问题不在于机器人能否抵达老人身边，而是它能否操作规范、安全可靠、及时施救。放在当下，你会信任这款机器人吗？我不会。我们真正要攻克的课题是：如何改变这个答案？”

拉杰阐释，物理智能系统与云端计算的硬件需求存在本质区别：“数据中心的训练与推理任务自动化运行，对延迟容忍度高，集中式云端体系容错空间极大。输入提示词后只需等待返回结果，就算耗时久一些也无妨；输出出错，重新输入指令即可。但AI发展的下一阶段完全不同，智能系统将进驻汽车、工厂、医院。在医院和家庭场景下，操作没有重来一次的机会。”

除此之外，物理AI对响应速度有着硬性要求。“这类系统属于限时响应任务，控制单元必须在微秒级周期内持续完成运算。现场可编程门阵列（FPGA）与自适应片上系统（SoC）适配自适应硬件架构，CPU则负责整体系统调度。关键在于，物理AI系统必须采用异构架构，因为各类任务的算力需求完全不同……全球头部150家机器人整机厂商与开发团队有三大核心诉求：运算确定性、时序可预测、开放架构与标准化平台。他们希望一套硬件平台，能够兼容工业机械臂、自主移动机器人与人形机器人。”

拉杰强调，物理智能系统的落地难题需要整个半导体产业链协同攻克：“这类系统要求实时运算，且局部硬件出现故障后整机仍需持续运行。挑战极其艰巨，没有任何一家企业能够独立完成全部攻关。技术难题遍布各个环节，对应的解决方案也需要跨企业、跨学科、跨标准组织协同研发。”

工艺路线图迎来两大关键转向：7埃米节点、嵌入式存储

imec最新技术路线图，覆盖当前最先进2nm工艺至2040年前后量产的2埃米制程。

图2：imec更新路线图，新增硅中介层嵌入式存储方案，突破存储墙瓶颈 来源：imec

路线图预测，垂直堆叠N型与P型场效应管的互补场效应晶体管（CFET），将于2033年前后正式落地逻辑芯片量产。其他核心规划要点如下：

1. 互补场效应晶体管（CFET）首次量产落地对应7埃米工艺；
2. CFET器件需同步采用正面、背面双层金属互联工艺；
3. 7埃米节点前仍沿用正面供电网络，7埃米及之后所有芯片全面搭载背面供电；
4. 10埃米节点将首次采用半大马士革钌/钼金属互联搭配空气隙介质层；
5. 7埃米节点推出第二代CMOS架构，芯片背面完整实现功能化，正面采用分层架构集成存储、逻辑、射频等多类器件；
6. 全新嵌入式存储中介层方案缩短存储与各类AI处理器（XPU）的传输距离，降低互联开销。

AI将成为硬件性能差异化核心

前沿AI算法迭代速度持续加快，行业已经形成共识：数据中心乃至全场景硬件，将直接决定整套系统的性能上限。从系统层面看，全新扩容逻辑可总结为一条公式：

器件微缩放缓 + 系统协同优化技术加持 = 达成算力扩容目标

这条公式代表行业核心思路：全面发力三维集成技术，覆盖器件端（3D DRAM、带金属栅与空气隙的3D NAND、第二代CMOS逻辑芯片）与封装端。系统协同优化（STCO）核心技术包括晶圆键合、芯片对晶圆混合键合、背面供电网络、硅通孔互联，能够大幅拉升整机综合性能。

imec资深研究员埃里克·拜恩提出一套全新“立体三维集成”架构，摒弃传统不断扩大基板尺寸（从5.5倍光刻视场到9倍、15倍直至300毫米晶圆）的思路，用中介层环绕多块HBM内存模组。该方案能够缩短HBM与片上系统/专用芯片的互联距离，同时规避超大无源中介层带来的良率损耗问题。

“一块大型中介层上搭载的单颗HBM芯片成本超千美元，相比基板造价，大家根本不会在意基板小幅提价。真正的核心痛点是良率与可靠性，一旦基板报废，上面所有高端芯片都会一并损耗。”拜恩说道。

图3：异构大规模集成（HLSI）融合三维逻辑（CFET）、三维存储、射频等器件，搭配创新立体三维封装结构；有源中介层背面集成存储与供电模块，正面堆叠先进逻辑芯片 来源：imec

立体三维架构采用有源中介层，区别于当前难以检测、无法维修的无源中介层。“中介层尺寸越大，良率越低、成本越高、故障修复难度越大。”拜恩补充道，“我们设想将中介层做成可弯折结构，像内存条插槽一样，在中介层下方分层放置HBM、闪存与供电模块——这类芯片供电电流需求极大。中介层整体尺寸随之缩小，垂直插槽内部还可集成微通道液冷散热；片上系统模组堆叠于中介层上方，顶层布置主散热模块。这套全新架构目前仍处于早期研发阶段。”

立体三维集成只是imec跳出传统制造框架的创新思路之一，全行业向三维器件、三维封装转型，也重塑了芯片设计逻辑。imec纳米互联项目主管、资深研究员佐尔特·托凯表示：“如果只是把二维电路简单复刻到三维结构，性能提升十分有限；但从设计之初就以三维架构为核心思路，就能诞生颠覆性解决方案。”

伴随行业深度迈入AI时代，各类底层技术逐步逼近功耗、性能、面积（PPA）极限：静态随机存储器（SRAM）微缩放缓、DRAM单位比特成本下降速度趋缓；存储墙带来的带宽瓶颈持续加剧，系统功率密度受热学条件严重制约。尽管工程师仍在针对特定应用开发专项技术方案，但行业亟需一套完整路线图，降低数据传输产生的巨大能耗。多芯片封装想要解决散热难题，提升热设计功耗（TDP）上限离不开局部散热方案、供电效率优化、算力扩容，以及电压、电容协同微缩技术。

“跨层级协同优化（xTCO）打通技术与应用的沟通壁垒，我们以此研究如何提升算力密度、依托新型散热方案优化供电体系、借助光电/电气互联架构升级存储子系统与整机互联能力。”imec研发副总裁朱利安·莱卡尔特说道。

光刻技术引领边缘工艺迭代

芯片微缩的突破离不开光刻技术革新。imec近期在洁净室完成首台阿斯麦0.55高数值孔径光刻机装机，后续还将引入近百台各厂商顶尖制造设备。依托这套全新图形化系统，imec现已实现16纳米周期线宽间距（单条线条8纳米），线端最小间距达8.7纳米。

跨技术、跨企业协同研发模式

四十年来，imec打磨出一套成熟的联合研发模式，汇聚全球半导体全产业链企业参与共建。布鲁尔科学高级工艺工程师道格拉斯·格雷罗评价：“借助imec合作体系，企业能够使用顶尖中试产线、高精度量测设备，接触亚纳米制程研发的专业人才与独家技术积累，这些资源企业单独搭建成本极高。提前掌握下一代工艺节点技术，能让我们同步推进材料创新与新型器件架构（环绕栅极、三维集成）的研发节奏。联合研发模式还能分摊前期巨额投入，分散技术研发风险。”

新思科技产品管理高级总监热尔曼·芬格也曾任职imec，他对此深表认同：“imec汇聚各细分领域顶尖专家，而企业内部研发往往部门割裂。同时多家同行企业研发人员同步入驻，能够形成全局视角，预判未来技术走向。完整产业生态助力企业开发适配未来2年、3年甚至十年市场需求的核心产品，加速创新、降低试错成本，提前验证前沿构想，快速迭代优化方案，独立研发很难达到同等效率。”

芬格认为AI会进一步深化产业链合作：“AI系统复杂度持续攀升，倒逼行业更早、更深开展协同。从技术探索到量产落地，企业打通芯片设计、工艺开发、制造、先进封装全链路联合研发。整条供应链协同优化性能、功耗、成本与上市周期。在此环境下，产业成功将愈发依赖联合创新、快速技术反馈与稳固的生态伙伴关系。”

晶圆尺寸迭代直接关系产品上市周期，更大尺寸晶圆能够降低单片芯片制造成本，形成规模效应。联电许昭义表示：“结合企业内部自研项目，依托imec经过工艺验证的300毫米硅光子制程iSiPP300，我们能够缩短研发周期、加快产品落地。公司计划2027年对外全面开放自研12英寸硅光子工艺设计工具包（PDK）。”

结语

想要实现AI算力可持续规模化，必须开展全技术栈协同优化，而非单纯扩建数据中心。行业龙头达成共识：智能体AI、物理AI等新兴算力任务的算力需求将呈爆发式增长，唯有联动算法、芯片架构、半导体器件、先进封装、互联传输全链条协同创新，才能在十年内实现算力效率十倍提升。

达成这一规模化目标，半导体行业必须落地全栈协同优化。覆盖芯片设计、制造、封装全环节，同时针对数据中心、边缘终端不同应用开展定制化系统协同优化，两类场景的技术路线存在巨大差异。

多项即将落地量产的创新技术将支撑算力扩容：适配3D DRAM的铁电存储、IGZO存储、互补场效应晶体管（CFET），以及具备变革意义的第二代CMOS架构。该架构实现晶圆背面完整功能化，正面分层集成存储、逻辑、射频等各类专用器件。

这套适配AI扩张的全新摩尔定律，突破了传统单纯器件微缩的局限。硬件将针对AI算法定制开发以降低能耗，光子互联技术快速普及进一步提升运行效率；系统协同优化技术如第二代CMOS架构，将带领半导体行业迈入全新发展阶段。