高NA EUV规模化导入，卡在掩模成本

近日，业内专家围绕新一代掩模技术难点开展座谈，参与讨论的嘉宾包括D2S首席执行官Aki Fujimura、美光科技运营经理Glen Scheid、HJL Lithography首席光刻工程师Harry Levinson，以及新思科技产品管理高级总监Germain Fenger。

EUV掩模光刻写入工序耗时长、成本高昂。掩模本身造价不菲，单款芯片所需掩模数量持续增加，且损耗速度不断加快。当前这套掩模成本模式能否长期维持？掩模成本经济性是否已开始左右芯片设计方案，以此控制掩模用量？

Aki Fujimura（D2S）：7nm工艺引入EUV光刻前，芯片掩模数量曾呈爆炸式增长，部分产品掩模数超百片。如今情况已有改善，EUV单次光刻即可完成193nm光刻机需要双重、甚至多重曝光才能实现的图形转移。而在无法配备EUV设备的产线，厂商若要量产7nm及以下工艺芯片，只能采用三重、四重曝光方案。

市场如今已明显分化。部分企业即便具备采购EUV设备的资金，也选择不配置，原因是其晶圆厂或代工厂的业务定位主打低成本制程。28nm工艺足以支撑大量电子产品需求，甚至无需下探至14nm节点。行业早已分清哪些应用场景能够承担EUV成本、哪些场景完全不需要EUV；不少盈利稳定的晶圆厂，专门深耕成熟制程，不涉足先进工艺。

但对先进制程赛道而言，EUV投入具备充分价值。在近期GTC大会上，黄仁勋提到，GPU订单规模有望达到1万亿美元，对比半年前5000亿美元的预期直接翻倍，这笔庞大订单将持续支撑先进工艺的资本投入。人工智能产业印证了一条商业逻辑：软件可依托海量算力创造更高附加值，不只是运算速度提升，商业价值同步大幅增长。这也是如今不少企业新建核电配套AI算力工厂的核心原因。相较AI算力的巨额投入，EUV设备成本几乎可以忽略。AI行业的爆发也正向光刻行业传导，我们意识到算力提升能够大幅优化光刻工艺效果，这意味着行业需要持续加码算力投入——高昂投入对应可观回报。先进工艺相关设备成本虽高，但对必须使用尖端制程的细分赛道来说，这是实现产品量产成本最低的路径。

业内预估单台高NA EUV设备造价达3.5亿美元，成本极其高昂，但投入回报清晰可观。未来行业趋势亦是如此，海量算力投入会被视作必不可少的刚性成本。

Glen Scheid（美光）：企业引入EUV产线前，都会完成投资回报率测算。所有落地EUV工艺的厂商，测算结果均为正向收益，才最终敲定采购投产。但即便EUV产线与配套基础设施全部搭建完成，厂商在将芯片层转换为EUV工艺、扩大EUV曝光层数时，仍会审慎核算掩模成本，掩模开支会显著抬升整体运营费用。

规模效应能一定程度摊薄成本：专用EUV设备可服务更多掩模，分摊固定资产折旧。但EUV配套耗材的总成本依旧居高不下。当前半导体行业处于上行周期，项目投资回报率为正，但市场行情一旦转向，收益水平就会承压。我们必须持续压降成本，与供应商深度协同，在工艺规格不断收紧的前提下，探索技术迭代路径，避免成本进一步上涨。

高出货量产品能够摊薄掩模固定成本，但成本压力始终存在。至于掩模成本影响设计决策，很少出现仅因掩模成本放弃某套方案的情况。不过掩模开支永远是方案评估的核心考量项，整个行业都在持续推进降本。

Germain Fenger（新思科技）：厂商对比不同设计方案时，一定会考量掩模成本，但该因素的权重随应用场景差异巨大。高端高性能计算（HPC）芯片项目中，掩模成本的影响远低于低毛利消费类芯片。企业会根据自身产业链定位做出取舍。

另一项关键变化：曲线型EUV掩模的相对成本，长期来看会逐步接近曼哈顿直角图形掩模。多光束掩模写入机普及后，曲线掩模造价只会小幅高于常规直角掩模。同时，若在掩模设计中采用逆光刻技术（ILT），可将多重曝光工艺简化为单次曝光，直接减少单颗芯片所需掩模总量。这项技术能够通过缩减掩模片数，从底层降低芯片整体制造成本。

Harry Levinson（HJL Lithography）：目前行业还没出现企业单纯因掩模成本放弃下一代先进制程的情况。只要芯片出货规模足够大、产品溢价能力强，对应先进工艺就会落地量产，且短期内这种趋势不会改变。但不少应用场景确实不会选用最尖端工艺，掩模成本是重要诱因。

我曾接触一位军工芯片客户，大众普遍认为军工预算充足，不会在意掩模开销，但全球仅存19架B-2隐形轰炸机，若要为全部机队升级机载芯片，仅需19套芯片加备用备件，即便军工领域，掩模成本依旧是棘手难题。

从功耗角度来看，专用ASIC芯片对比通用芯片具备巨大优势。市场对低功耗需求明确：手机需要更长续航、电动车追求更高续航里程。ASIC芯片天然市场规模有限，我们不希望高昂掩模成本吞噬其性能优势带来的产品竞争力。

当下市场能够承受先进制程掩模涨价，核心源于高带宽内存、GPU等产品的旺盛需求。但持续管控掩模成本同样具备巨大行业价值——成本下降能够拓宽芯片市场空间，各类经济因素正在互相博弈、共同影响行业走向。

Wise（受访专家）：掩模成本经济性早已长期影响芯片设计方案，这一点在低NA EUV延伸至30nm级逻辑栅距、以及DRAM工艺中尤为突出。成本压力推动行业采用整合版图方案，将外围电路与存储阵列图形集成至单张掩模。随着掩模片数与单片成本同步上涨，设计人员不断优化芯片架构、栅距与版图策略，最大化复用掩模、压缩整套掩模数量，掩模成本对技术路线选择的影响持续加深、愈发显著。

展望高NA EUV技术，在光刻胶材料、图形化工艺、拼接技术及其他配套领域，需要实现哪些关键创新，才能支撑这套高阶光刻体系落地？

Glen Scheid（美光）：高NA EUV会放大现有掩模的各类图形缺陷，全链路工艺指标要求全面收紧，涵盖局部关键尺寸、边缘位置误差、局部关键尺寸均匀性等，同时对分辨率提出更高标准。上述技术目标均可实现，行业技术路线图也在稳步推进。每一次技术代际切换，都会诞生全新工艺规格，拼接技术就是本次重点议题之一。

高NA EUV工艺必须采用掩模拼接方案，业内存在多种掩模交错拼接路径。该技术仍处于研发阶段，拼接环节会产生一系列独有的技术难题，亟待攻克。

此外，高NA EUV下掩模三维效应会显著增强，掩模基板材料体系需要迭代升级：吸收层厚度进一步减薄，多层膜结构也可能采用全新配方。相关材料体系仍有大量研发空白，基板材质同样存在优化空间。上一届BACUS行业会议上，业内重点探讨了基板承载高热量负荷的改良方案，相关成果同样可适配大功率低NA光刻机。上述技术变革，需要掩模工厂、光刻工艺团队与上下游供应商深度协同，持续突破材料性能与工艺规格上限。

Germain Fenger（新思科技）：高NA EUV对工艺精度的要求将实现阶跃式提升，全流程仿真模型与实际晶圆成像的匹配公差会大幅收窄。新思已基本攻克各类EUV特有物理效应仿真难题，包括变倍畸变、偏振效应、掩模三维效应等。但随着制程持续微缩、工艺容差不断压缩，行业对仿真模型精度的优化需求永不停歇，这并非全新挑战。

这里重点聊掩模拼接：该技术对掩模制造环节影响有限，但会大幅增加掩模检测难度。掩模检测设备通常复刻光刻机光路，对比掩模图形与目标晶圆版图；而拼接成像需要两张掩模配合生成完整晶圆图形，目前尚无检测设备可同时载入两张掩模并合成完整成像，这是当下明显的技术缺口。行业虽希望规避该难题，但短期内难以实现。若两张掩模均存在缺陷，如何验证掩模修复效果达标，也是待解难题。

Harry Levinson（HJL Lithography）：相比不久前，我现在对拼接相关难题更乐观。掩模三维效应从底层限制光刻图形转移能力，是必须解决的核心痛点。攻克该问题可能需要全新掩模材料，同时会大幅提升仿真算力需求，但行业已逐步理清核心机理。

今年SPIE弗里茨・泽尼克奖得主、弗劳恩霍夫研究所Andreas Erdmann在近期SPIE先进光刻与图形化研讨会上发表特邀报告，提出全新思路：我们能否利用掩模三维效应提升光刻效果，而非单纯消除负面影响？他提出，只要吃透三维效应的底层机理，就能针对性定制掩模材料，将该物理特性转化为工艺优势。这套理论落地仍需大量研发工作，但也说明几年前看似无解的技术壁垒，如今已经有清晰的攻关方向。

罗切斯特理工学院Bruce Smith团队，重新研究行业沿用十余年的钼硅多层膜掩模，指出适配高NA EUV场景时，多层膜还有大量细节性能需要精细化管控。整体来看，待攻克技术难题繁多，但我完全相信行业研发团队的技术实力。只要终端芯片市场需求旺盛、企业营收稳定支撑研发投入，所有技术瓶颈最终都会被突破。

Aki Fujimura（D2S）：光刻行业最可贵的特质是，数十年来我们持续遭遇各类极端技术难题，却总能逐一攻克。部分难题跨越一到两代工艺节点才能解决，但行业从未停滞。圈内企业既是竞争对手也是合作伙伴，所有人协同攻坚推进技术落地，我对整个行业研发团队充满信心。

从技术层面分析，核心难点之一是掩模所需亚分辨率辅助图形（SRAF）尺寸极限。SRAF是尺寸极小的辅助图形，不会在晶圆上曝光显影，仅用于优化斜入射光照、拓宽焦深。焦深计算公式为k₂×λ/NA²，NA项为平方关系，因此高NA EUV的焦深衰减问题尤为突出，必须依靠SRAF补偿；且辅助图形尺寸必须足够微小，过大图形会直接在晶圆形成多余图案。

目前业内讨论的极限规格为掩模版图15nm，该尺寸写入难度极大。现有量产掩模光刻胶写入速度达标，但无法稳定实现15nm微小图形制备，图形尺寸波动会严重超标。瓶颈并非多光束写入机，核心限制在于光刻胶本身与写入速率。

我们深耕逆光刻技术ILT与掩模工艺修正MPC，需要明确工艺尺寸极限：20nm规格完全可控；15nm则触及工艺临界边界。采用金属氧化物光刻胶的新一代多光束写入机可制备超微小图形，纳米压印技术也长期稳定实现小尺寸图形，但纳米压印掩模为1:1等比例模板，尺寸仅为传统光刻掩模的1/16，写入时长同步缩减至1/16。而高NA EUV需要两套掩模配合拼接，整片掩模需重复写入两次，写入耗时会成为核心制约因素，该矛盾未来可能凸显。

Glen Scheid（美光）：针对极小尺寸图形制备，目前尚无明确完美解决方案，整体依靠技术渐进迭代。行业每次触及工艺瓶颈，最终都会找到突破路径。我们可以期待多光束写入机光束性能持续升级，新一代设备并行光束数量还能大幅提升。当下视作写入时长瓶颈的指标，下一代设备就能轻松突破；只要产业端有落地需求，行业总能研发出对应解决方案。

Wise（受访专家）：高NA EUV为图形化工艺带来全新挑战，同时也蕴藏技术革新机遇。核心变化在于高数值孔径会压缩光刻胶有效焦深，直接限制光刻胶最大厚度，同时大幅收紧光刻胶轮廓控制、工艺窗口的规格要求。

适配超薄光刻胶体系，需要全新图形化方案，例如采用金属氧化物光刻胶，这类材料天然具备更高刻蚀选择比。配套光刻胶，行业同步需要开发新型刻蚀、薄膜工艺，协同优化应力管控、缺陷控制与刻蚀选择比。

此外，高NA设备固有的焦深短板，可通过创新技术一定程度缓解，泛林半导体研发的3D改性Aether干法光刻胶就是代表方案。干法光刻胶可垂直分层调控材料光学特性，灵活优化吸光性能，有效拓展下一代光刻技术所需的无缺陷焦深区间。