Imec与索尼联合研发全新背面互连方案

Imec与索尼半导体联合发布了一种可连通半导体晶圆正面与背面的全新集成工艺。双方表示，该技术可为面向逻辑芯片与存储器件的下一代3D芯片堆叠设计提供支撑。两家企业于本周在夏威夷举办的2026年IEEE/日本应用物理学会超大规模集成电路技术与电路研讨会上公开了这项研究成果。

全新背面互连解决方案

该技术的核心是Imec命名为局域背面介质隔离（local BDI）的工艺。当前芯片厂商在连通图形高密度的晶圆正面与线路排布相对稀疏的晶圆背面时存在固有技术瓶颈，而晶圆正反面互连是半导体器件实现3D堆叠、背面功能化的关键，此项新工艺正是为解决该痛点而生。

行业目前普遍采用硅通孔（TSV）完成正反面互连，TSV是刻穿硅基底并填充金属的微小垂直通道。现有一种名为中层硅通孔（via-middle TSV）的工艺虽能实现高密度互连，但制备出的通孔深宽比极高——相较于深度，孔径十分狭窄。Imec称，这种结构会大幅提升金属填充工艺难度，同时恶化电性性能。

局域背面介质隔离工艺可规避上述缺陷。该方案摒弃传统中层通孔思路，仅在硅通孔与晶圆正面有源电路重叠的区域，制备自对准绝缘结构。

通孔孔径更大，对准容错范围更高

Imec表示，采用新工艺制备的硅通孔，上下两端关键尺寸（决定通孔宽度的最小特征尺寸）相比中层通孔工艺扩大50%。这一优化简化了金属填充工序，可将通孔电阻降至传统方案的三分之一。

Imec院士、3D系统集成项目主管Zsolt Tokei表示，该工艺能够实现工艺过渡：从晶圆正面现有的窄尺寸中层通孔，过渡到尺寸大幅加宽、通往晶圆背面的硅通孔互连。基于单元高度115纳米的标准单元测试结构验证，这项工艺可将硅通孔与正面窄通孔之间的对准偏差容忍度提升至30纳米。

Imec补充道，在更宽松的对准裕量下，自对准绝缘结构对周边硅基底仍具备优异的电隔离性能，漏电流测试数据已证实这一点。

整套工艺流程顺序如下：先完成标准前段、中层金属、后段晶圆制程，随后进行晶圆键合与硅片薄化；之后通过保形介质沉积与各向同性刻蚀相结合的方式，在硅通孔与有源电路重叠位置制备局域背面介质隔离结构，最后完成通孔金属填充。

Zsolt Tokei指出，部分背面互连方案需要完全去除晶圆剩余体硅，而局域背面介质隔离工艺无需如此，硅通孔可贯穿厚度最高达500纳米的体硅层。该特性对DRAM器件十分友好，DRAM晶圆背面通常会保留较厚的硅层。

本研究第一作者、索尼半导体解决方案高级经理Takushi Shigetoshi表示，三维集成技术在各类半导体应用中的重要性持续提升，针对不同终端场景开发多种可选的背面互连方案，具备极高的实用价值。

Imec将局域背面介质隔离工艺定位为一套集成技术方案，而非成品，可适配未来面向先进逻辑芯片、各类存储器件的多种3D集成架构。