如何制备数十亿晶圆凸块？

混合键合技术可实现前所未有的信号互连节距，但若芯片裸片与中介层全面布设互连结构、互连点间距仅1微米，单颗芯片的互连总量可达到数十亿个。面对如此庞大的互连规模，逐一检测、测试每个互连点已不具备可行性。想要保障该工艺的良率，既需要制程具备高度均匀性与可预测性，同时芯片架构也需具备模块化、可测试性与冗余修复能力。

新思科技I/O库IP产品市场总监Lakshmi Jain表示：“混合键合能实现极高密度的互连。一块布满芯粒、以1微米节距完成键合的完整尺寸中介层，内部互连点数量轻松可达数十亿。在这样的制程规模下，制造成败不再取决于管控单个互连点，而是依靠架构层面的全局调控——架构需预设一定程度的制程缺陷，并具备缺陷容忍能力。”

混合键合可实现无凸块互连，互连节距覆盖10微米至1微米。以当下行业标准来看，1微米节距已是极高难度工艺，但这并非物理极限。EV Group业务拓展经理Thomas Pleschke认为更小的互连节距将逐步落地：“理论上，我们能够完成两片300毫米晶圆的键合，焊盘节距可达200纳米，整体互连点总量高达数万亿个。”

平面硅工艺的优势在于可并行制备海量互连点，因此无论互连总量是百万级还是十亿级，制程基础逻辑不变，真正关键在于工艺均匀性。晶圆片内的制程偏差会对良率造成毁灭性影响。与此同时，在输入输出电路中集成配套测试电路，可实现键合前后的电性检测，保障互连可靠性。

数十亿互连点的实现门槛并不高

实现数十亿互连点的核心，正是混合键合所支撑的1微米互连节距。每毫米长度内可排布1000个“凸点”（业内虽习惯称其为凸点，但混合键合的核心优势正是取消传统凸块结构，直接实现焊盘与焊盘贴合键合）。下面以一款封装方案举例说明该逻辑。本次测算假设中介层可与基板完成混合键合；即便剔除该假设，最终结论也不会发生改变。

测算将采用现有商用裸片尺寸作为参考，仅用于划定裸片面积，不代表该裸片原生互连点数量；我们将基于裸片尺寸，推算混合键合工艺下可实现的互连总规模。

图1：用于统计互连点数量的处理器封装方案。若HBM4堆叠层数为16层，整体互连点总量可突破260亿个。

测算选用市面现有裸片尺寸仅作面积参考，不代表裸片原生可用互连点数量，仅依托尺寸计算该规格裸片采用混合键合后的互连上限。

示例封装内含8颗Intel Nova Lake处理器裸片，单颗裸片尺寸14.8×6.6平方毫米，单裸片互连点超9700万个，8颗处理器合计互连点7.81亿个；封装搭载12组16层堆叠HBM4，单颗DRAM裸片尺寸11×11平方毫米，对应互连点超230亿个；另有1颗参考AMD规格设计的输入输出芯粒，尺寸同样为11×11平方毫米。中介层采用三块光刻视场拼接设计，单块视场28×33平方毫米，中介层整体互连点总量约25亿个。

将所有器件互连点相加，整体封装互连总量达267亿个，其中绝大多数互连点来自HBM4存储堆叠。即便中介层无法与封装基板实现混合键合，整套封装互连点规模依旧维持数百亿级别。

该测算存在一定理想化前提：HBM4堆叠可在裸片阶段、堆叠阶段完成两次电性检测后，再与中介层键合，但这无法改变一个行业趋势：单封装内实现数百亿互连点的技术方案很快将落地商用。

互连点规模达到百亿级后，工程师如何保证全部互连均可正常工作？混合键合互连尺寸微小、排布极度密集，键合完成后做光学检测并不现实；即便仅排查开路、短路故障，逐点测试也会耗费大量时间，且很难实现每个互连点的单独电性引出。

想要获得稳定可靠的互连，需要满足两大核心条件：一是整片晶圆的制程一致性极高，保证键合焊盘的刻蚀、金属填充均匀；二是芯片内置专用测试电路，让电性检测具备可落地性。

从源头实现高品质制程

先进半导体制造最大挑战之一就是制程偏差。单颗裸片想要正常工作，其上所有键合焊盘的制备工艺必须完全统一：包括氧化层生长、通孔刻蚀、通孔金属填充，以及金属层回退——金属回退设计是为了让氧化层先贴合、完成预键合。任意一处互连失效，都会导致整颗裸片报废。

混合键合对制程环境要求严苛，是公认的高难度工艺，氧化层与铜金属的键合界面必须极致洁净，才能让两种材料无缝贴合，如同单一整体。Pleschke指出：“混合键合对表面预处理的标准十分苛刻，通常要求表面粗糙度低于0.5纳米；等离子工艺气体种类、射频功率参数、处理时长都是决定键合品质的核心工艺指标。”

单颗大尺寸裸片内的工艺均匀性本就难以管控，而想要实现可观的晶圆良率，整片晶圆跨区域均匀性必须达到极高标准。均匀性无法彻底杜绝互连缺陷，但能大幅降低故障概率，减轻后端电性测试的压力。

Pleschke补充道：“化学机械抛光（CMP）环节中，铜凹陷的高度、形貌、均匀度管控至关重要。铜焊盘通常需回退3至5纳米，尺寸与分布保持均匀（铜焊盘膨胀系数约每微米铜厚、50摄氏度温升膨胀1纳米）。”

并行化晶圆制程是核心支撑

平面工艺的核心优势是整片晶圆所有裸片、所有焊盘同步加工，前提是制程偏差可控。泛林集团先进封装董事总经理Chee Ping Lee表示：“百亿级互连点的量产落地，依托整套半导体产线的晶圆级并行加工能力，涵盖光刻、薄膜沉积、刻蚀全流程。介质层薄膜沉积是混合键合两片晶圆预贴合的基础；随后我们采用等离子刻蚀在介质层钻出通孔，通孔侧壁形貌高度可控、复刻光刻图形精度；最后并行完成数十亿通孔的金属填充，一次性形成完整互连结构。”

Lee用一个通俗类比形容该制程规模：“这就好比要在美国全境均匀降雨，精度达到每间隔一米放置的水桶，接水速率完全一致。”

为缩减堆叠高度（尤其HBM存储堆叠）、缩短互连走线长度，晶圆薄化工艺正在不断推进；临时键合材料（TBM）可将超薄晶圆固定在承载片上，保障制程稳定性。

布鲁尔科技应用工程师Amit Kumar称：“基于混合键合的高带宽存储技术路线，需要将晶圆薄化至数十微米，以此缩短堆叠后的信号传输路径。这对临时键合材料提出多重性能约束：需承受多轮堆叠键合循环、具备稳定的机械与热学性能；晶圆整体厚度偏差（TTV）需控制至极低水平；同时材料表面易清洁、无颗粒残留。”

介质层材料性能至关重要

相邻混合键合焊盘之间由介质层隔离，互连间距缩小会加剧信号串扰、劣化信号完整性，选用更低介电常数的介质材料可改善该问题。

Kumar解释：“输入输出电路密度提升一个数量级，金属导体间距同步缩小。想要维持高频下的信号完整性，介质材料必须具备极低的高频介电常数。”

互连节距缩小也会给介质层带来更大应力。Pleschke表示：“相较于大节距架构所用介质，小节距工艺配套介质需要承受更高机械应力、提供更强键合结合能，耐受铜焊盘之间介质间隙缩小带来的应力增量。”

除此之外，铜金属会在部分介质中发生离子迁移。Pleschke补充：“器件尺寸微缩后，铜扩散成为新增可靠性风险，需选用适配介质加以规避，典型材料包括SixNy、SiON、SiCN。但这类材料介电常数均高于二氧化硅（3.9~4.2）：SiON介电常数区间3.9~7.5，SiCN为4.0~9.0，氮化硅（Si₃N₄）为6.0~7.5。”

逐点检测方案已不可行

Pleschke提到：“混合键合焊盘持续缩小，不仅质检工作量大幅上升，配套检测设备的开发门槛也同步抬高。”

受限于互连尺寸与排布密度，光学检测手段已不再适用。Lee指出：“混合键合实现的互连密度下，技术层面无法实现对每一个接触焊盘的独立检测，这对量检测设备厂商是巨大挑战。”

Lakshmi Jain认同该观点：“该密度下产生的缺陷多为局部电性故障，表现为键合弱连接、开路、性能临界，或是小范围连片失效，这类缺陷无法通过视觉检测识别。”

既然逐点检测不具备实操性，电性测试就成为筛选失效裸片的核心手段。裸片虽可在键合前单独完成测试，但键合后仍需复测，确认键合界面可靠。

以电性测试替代物理检测

这类芯片必须集成内置自测试（BiST）电路验证互连性能，同时配套冗余互连结构与修复逻辑，用于修复检测出的故障互连点。

主流解决方案是将输入输出端口划分为独立单元簇，每个单元簇配套完整测试电路，可独立完成检测；通过复制单元簇，灵活扩展互连总数量。新思科技3DIO IP就是该方案的典型案例：单个单元簇包含16组差分通道（每组通道双向各一枚焊盘），内置独立时钟树，采用双倍数据速率（DDR）时钟，数据传输速率可达4~6吉比特每秒；同时配套电源VDD、接地互连与静电保护电路。

Lakshmi Jain介绍：“3DIO物理层IP不会单独验证每一条互连走线，而是将互连整合为标准化、可复制的小型单元簇，每个单元簇支持独立电性测试。嵌入式内置自测试电路支持键合前、键合后双阶段检测，可提前、精准定位键合缺陷。该物理层无绑定特定通信协议、无需链路训练，制造测试时可直接观测时序性能，不受协议规则限制。”

对百亿级互连场景而言，该架构核心优势是每个单元簇自带自测试模块、冗余线路与修复功能，裸片可在键合前后自主完成互连自检。单元簇可通过编译工具灵活配置，冗余线路的布设规模可根据产品需求调整；一旦检测出故障互连，修复机制可切换至备用线路，挽救存在缺陷的裸片。

冗余设计与修复机制不可或缺

测试检出的缺陷大多随机分布，冗余线路修复机制可挽救本应报废的裸片。该机制需要预留备用焊盘，当主互连焊盘故障时完成线路切换。

Lakshmi Jain称：“实际量产环境中，绝大多数良率损耗来自零散分布的局部缺陷，而非系统性工艺故障。因此冗余线路的布设比例高度取决于对应制程工艺、代工厂固有缺陷特征，不存在一套通用冗余比例适配所有产品设计。”

新思科技单元簇架构将冗余资源集成在单元簇层级，新增单元簇即可同步扩容冗余能力，扩展性更强。“在物理层层面，我们支持制造级电性测试，精准定位故障通道或单元簇，基于实测硅片数据启用修复、线路重映射或冗余替换方案。单元簇化设计可精准覆盖量产中常见的随机缺陷，同时避免冗余电路过度设计，造成面积浪费。”

长期可靠性保障

混合键合的可靠性利弊并存：优势在于器件、互连尺寸更小，理论上更容易实现稳定工艺；弊端是互连总量达到百亿级，从统计学角度必然存在少量失效点位。

但实际上，微型短距铜-铜混合键合互连的可靠性优于传统微凸块方案。Chee Ping Lee表示：“对比传统微凸块界面，极短距离的铜对铜混合键合互连电阻、电容更低，信号完整性更优。不同系统下误码改善幅度受多重因素影响，但相比过往裸片集成方案，混合键合界面均匀性更好，信号衰减程度大幅降低。”

Lakshmi Jain对此表示认同：“若设计裕量经过完整验证，覆盖制程、电压、温度（PVT）与器件老化全工况，随机误码发生概率会降至极低，仅出现于极小概率统计事件。因此物理层原生误码率（BER）可做到极低，无需依赖上层通信协议通过重传、纠错码（ECC）掩盖故障。这种物理层原生可靠性，是高密度混合键合互连网络规模化落地的关键。”

工艺难度将持续攀升

文中选用1微米节距仅作示例，并非工艺物理极限。前文提到，理论上业界可实现200纳米焊盘节距；未来焊盘节距持续微缩，还可能需要调整焊盘几何外形。Thomas Pleschke表示：“焊盘尺寸、节距不断缩小后，铜金属占比持续提升；为保障整片晶圆均匀性，需要优化焊盘排布为六边形阵列，同时布设虚拟dummy焊盘。”

混合键合属于跨领域复合型技术难题，涵盖材料、半导体工艺、机电一体化多学科，产业链全环节深度协同至关重要。Pleschke称：“从前期研发到量产落地，整条价值链上下游企业需要紧密协作，才能攻克混合键合各项工艺难题。”

随着混合键合应用普及、芯片互连规模持续扩张，行业还将面临更多全新挑战，业界也需要持续创新方案，实现数百亿乃至数万亿互连点的稳定、高性能、可预测量产。