世界最小晶体管！三星首次实现42nm栅极节距3D堆叠FET

三星半导体研发中心逻辑技术开发团队，成功验证全球首款栅极节距 42 纳米三维堆叠场效应晶体管（3D Stacked FET）架构。这项里程碑成果于国际顶尖半导体学术会议 VLSI 研讨会上正式发布。该研究入选 2026 年 VLSI 研讨会核心技术亮点，作为突破晶体管横向微缩物理极限的结构性创新，获得全行业高度关注。

在2026年 VLSI 研讨会论文评审中，该论文斩获 8.29/10 的超高评审分数。本届会议投稿论文超千篇，本文评分位列第一梯队，获评最佳论文；同时入选 2026 VLSI 年度核心技术亮点，并收录于大会官方媒体宣传资料对外发布。

通过该技术，研究团队实现了42纳米的栅极间距，低于业界现有的48纳米最小值。此外，团队还应用了直接连接上下晶体管的新结构，进一步提高了集成度。三星电子半导体研发中心权旭贤表示，42纳米是业界迄今为止实现的最小晶体管尺寸，他们也是全球首次实现直接连接上下晶体管的结构。

晶体管结构历经多代迭代：平面晶体管→鳍式场效应晶体管（FinFET）→环绕栅极器件（GAA），每一代都能更精准管控沟道电流。但逻辑器件进一步微缩，仅优化单管电流控制远远不够，如何高效排布 N 型、P 型晶体管同样关键。 三维堆叠场效应晶体管（3D Stacked FET）是解决该难题的核心方案。传统设计将 N 管、P 管平铺在同一平面，而 3D 堆叠 FET 把两类晶体管垂直叠放，同等芯片面积内可集成更多器件，为下一代逻辑器件微缩开辟全新路线。

图 1 晶体管架构演进路线：平面 FET → FinFET → GAA 环绕栅极 → 三维堆叠 FET

为何选择垂直堆叠？

传统逻辑电路将 N 型、P 型晶体管横向并排布置，该架构成熟应用数十年，支撑起当下各类高性能芯片。但行业持续追求更高晶体管密度，平铺布局的物理瓶颈日益凸显。

可以用城市建设类比：土地资源紧张时，城市规划会先缩小建筑间距、优化道路空地利用率；但横向拓展终究存在上限，此时最优方案就是向上修建高楼，在相同占地面积内通过垂直空间提升可用面积。 逻辑芯片面临完全相同的困境：平铺排布 N/P 晶体管的密度存在天花板；垂直堆叠后，同一块芯片区域能容纳更多晶体管。 简言之，三维堆叠 FET 把晶体管排布从二维平面拓展至垂直维度。

而 GAA 环绕栅极结构天然适配三维集成路线，其多层纳米片沟道工艺，为垂直堆叠、多层沟道调控提供工艺基础。因此三维堆叠 FET 并非脱离 GAA 的全新技术路线，而是 GAA 器件向三维维度延伸的下一代演进形态。

图 2 N/P 晶体管平铺布局与垂直堆叠布局对比

实现三维堆叠 FET 的三大核心技术难题

三维堆叠 FET 的概念看似简单，仅需将晶体管上下叠放，但实际落地需要攻克三大硬核技术壁垒：保证充足的电流导通通路；多层沟道薄膜均匀生长，且具备高晶体质量；上下两层晶体管实现可靠电气隔离。 本研究针对以上三大难点均给出完整工艺解决方案。

拓宽电流通路：三层堆叠纳米片沟道

沟道是晶体管内部电流传输通道。若有效沟道宽度不足，晶体管导通时驱动电流达不到设计指标，直接限制器件性能。 三维堆叠 FET 的核心优势是缩小晶体管占用面积，但在缩小面积的同时，必须保证充足载流能力。 本研究核心突破之一：在垂直集成架构中，N 型、P 型晶体管均采用三层堆叠纳米片沟道。多层纳米片叠加可在极小面积内维持等效宽沟道，证明三维堆叠 FET 既能提升集成密度，也可保证垂直结构下充足的电流驱动能力。

图 3 三维堆叠 FET 器件截面结构图

制备高品质导电通道：高精度外延生长实现硅晶层均匀化

器件性能并非仅由沟道宽度决定。即便沟道物理宽度足够，若薄膜存在晶体缺陷、厚度不均，也会劣化电学性能。 多层纳米片结构下，沟道均匀性的影响被进一步放大：各层薄膜厚度、形貌、晶体质量出现微小偏差，都会造成电流传输不均，最终导致芯片性能离散、良率下滑。

类比高速公路：即便路面总宽度充足，若路面凹凸不平、各车道宽窄不一，车流也无法顺畅通行，晶体管沟道同理，均匀的薄膜尺寸与高结晶质量是稳定导电的基础。GAA 器件依靠硅基薄膜外延生长制备纳米片沟道，本研究精准迭代外延生长工艺，实现多层堆叠纳米片无缺陷、厚度高度均匀。 该成果不止实现多层沟道堆叠，更保证整体结构全程一致的薄膜品质，为后续三维堆叠 FET 的性能稳定、批量一致性打下核心工艺基础。

图 4 多层晶体薄膜均匀性对比图

隔离上下层晶体管：中间介质隔离层（MDI）

三维堆叠 FET 另一核心技术是上下晶体管的有效隔离。可类比公寓楼宇：整栋建筑共享地基，但每层依靠楼板、吊顶隔开，减少楼层间相互干扰；若无隔离结构，噪音、震动会直接跨层传递。

三维堆叠 FET 原理一致：上下晶体管距离极近，必须专用隔离层阻断不必要的电气耦合，中间介质隔离层（MDI）承担该功能。 MDI 不只是简单绝缘膜，更是分隔上下晶体管的关键界面，同时为上下栅极堆叠制备提供结构基准。 N 管与 P 管电学参数要求不同，栅极材料存在差异。传统平铺工艺可在横向空间分开制备两类栅极；垂直堆叠架构中，器件上下紧贴，因此 MDI 的厚度、沉积位置需要极致精准管控。 MDI 过薄、对位偏移会引发上下管漏电耦合；厚度过大、薄膜不均则会增加上下栅极制备难度。 由此可见，MDI 隔离工艺与堆叠工艺同等重要，三维堆叠 FET 的落地，既要实现器件垂直堆叠，也要做到隔离层高精度成型。

图 5 三维堆叠 FET 器件截面结构图

迈向更高集成度三维堆叠 FET

本研究标志性突破：完成栅极节距仅 42nm 的三维堆叠 FET 流片验证。栅极节距指相邻两根栅极的中心间距，缩小节距即可提升晶体管集成密度。但栅极节距缩小后制造难度陡增：沟道、栅极、源漏区、隔离层、接触孔全部需要在极小空间内高精度成型。

三维堆叠 FET 的制造门槛更高，除传统平面器件微缩挑战外，还需兼顾垂直堆叠、层间隔离的精准工艺控制。 42nm 栅节距三维堆叠 FET 的成功验证，不只是推出一款全新晶体管结构，更证明三维堆叠 FET 具备量产可行性，是下一代逻辑芯片可落地的技术路线。

图 6 三维堆叠 FET 晶圆透射电镜（TEM）截面实拍图

电流调控能力与器件均匀性验证

晶体管的核心功能是管控电流：关态漏电流需尽可能低，开态需输出充足驱动电流；同时整片晶圆上亿颗晶体管的电学特性必须保持一致。 本次研究完整表征 42nm 栅节距三维堆叠 FET 中 N、P 晶体管的电流调控特性。

图 7 三维堆叠 FET 电流调控特性曲线

团队还抽取整片晶圆多颗器件对比电学参数，验证批量均匀性。均匀性是芯片量产的硬性要求，芯片由数十亿晶体管构成，所有器件性能必须保持稳定统一。

图 8 三维堆叠 FET 电学性能波动及工艺影响 a）源漏外延工艺对关态漏电流 - 饱和驱动电流特性的影响 b）底层源漏刻蚀轮廓对关态漏电流 - 线性阈值电压特性的影响

并非 GAA 的终点，而是其三维形态演进

GAA 环绕栅极是晶体管架构的重大革新，大幅提升沟道静电管控能力。三维堆叠 FET 在 GAA 技术基础上，将器件设计拓展至垂直维度。 如今逻辑芯片的研发目标早已不止 “缩小单颗晶体管尺寸”，工程师还要解决三大核心问题：N/P 晶体管高效排布、多层沟道均匀制备、垂直器件高精度隔离。

本研究实现 42nm 栅节距、三层纳米片沟道、高精度外延工艺、MDI 中间隔离层全套工艺验证，并完成完整电学性能测试，充分证明三维堆叠 FET 是支撑未来逻辑芯片迭代的核心技术。 逻辑半导体的创新不再局限于二维平面，产业创新赛道正式迈入三维时代。