原子级仿真揭示晶体管微缩极限

全球半导体行业已迈入所谓“2纳米制程”时代，但半导体芯片核心器件晶体管的实际尺寸仍维持在10纳米以上。那么晶体管究竟还能缩小到多小？韩国科学技术院（KAIST）的研究团队研发出一套技术，可借助量子力学原子级计算预测晶体管的微缩极限。

由电气工程学院Yong-Hoon Kim教授牵头的研究团队，开发出一套计算设计技术：依托计算机仿真分析、预判晶体管微缩极限，攻克下一代半导体器件研发中的核心难题（相关成果发表于《npj Computational Materials》，论文标题：《二维半导体隧穿极限的从头算传输长度法仿真》）。

晶体管是可通断电流的微型开关，作为核心元器件，决定着手机、AI算力主机等各类设备所用半导体芯片的性能与能效。长期以来，半导体行业持续缩小晶体管尺寸，以此实现更高性能、更低功耗。但当器件尺寸过小，就会出现量子隧穿效应——一种电子能够穿过常规条件下无法逾越的势垒的量子力学现象，致使电流难以精准调控。因此，在量子隧穿效应的约束下，探明晶体管的最小可制备尺寸，是下一代半导体研发的关键课题。

通过实验直接验证晶体管的微缩极限几乎不具备可行性。现有工艺很难在原子尺度下，精准管控、定量解析金属电极与半导体沟道（晶体管内部电流传输通路）的接触区域。

该研究团队采用从头算（第一性原理计算）方法解决了这一难题：该计算方式仅依托基础物理定律推演材料特性，无需依赖实验实测数据。此前，团队已研发并发表一套全新理论计算框架——多空间约束搜索密度泛函理论（MS-DFT）。该框架可精准解析金属与半导体接触界面处复杂的电子量子行为，将第一性原理计算的适用范围从单一材料拓展至完整器件。

本次研究在该框架基础上，完成了计算型传输长度法（TLM）仿真实验。传输长度法是提取接触电阻（金属电极与半导体界面产生的电流阻力）的行业标准实验手段。依托原子级传输长度法计算结果，团队确定了量子隧穿极限——即电子不再发生漏电、晶体管可稳定调控电流的临界尺寸。

研究人员将该技术应用于单层二硫化钼（MoS₂）器件。二硫化钼是典型二维半导体材料，厚度仅单个原子层级，是下一代晶体管沟道的备选材料。通过测算，团队定量分析出：不同金属电极、界面原子接触结构，会改变电子向沟道内部的渗透深度，进而影响电流调控能力。简单来说，研究证实晶体管的最小制备尺寸，会随选用的金属材料、接触结构产生明显差异。

这意味着，如今无需实际流片制造晶体管，仅依靠计算机仿真，就能提前预判器件的性能与微缩边界。

研究结果显示，临界隧穿长度（电子渗入沟道、开始干扰晶体管正常工作的最大尺寸）并非固定数值。该长度属于可调整设计变量，会随金属功函数（将电子从金属中剥离所需的最小能量）、金属-半导体界面接触结构发生改变。这一结论说明，晶体管的微缩空间，取决于材料搭配与结构设计方案。

研究团队在测试的各类备选金属、接触结构中证实，可将电子漏电临界尺寸压缩至4纳米以内。该成果证明，晶体管有望实现比当下工艺更小的制程尺度。

除此之外，团队还提出下一代半导体芯片的设计思路：搭配不同特性的二维半导体材料，以此降低芯片功耗。该研究搭建了一套完整平台，能够在芯片实际投产前预判器件微缩极限、设计最优器件结构。依托这套工具，下一代超小型AI半导体器件研发过程中的试错成本有望降低，研发周期也将大幅缩短。

Yong-Hoon Kim教授表示：“本研究的价值在于，为下一代晶体管的最小制程划定了全新物理判定标准。10纳米以下尺度的量子力学现象很难通过实验观测，我们借助计算仿真完成解析，为下一代晶体管设计开辟了全新技术路径。”