为AI重新设计裸片间互联IO

随着人工智能驱动的工作负载不断突破计算规模、能效和带宽密度的极限，传统的芯片间互连技术——如基于SerDes的链路和宽并行IO——正日益成为性能瓶颈。这些技术难以满足市场对更高带宽密度和更优能效的持续增长需求。为此，Synopsys开发了其3DIO解决方案IP，这是一种协议无关、面向数字的芯片间IO架构，专为异构3D集成环境中的低功耗、低延迟通信而设计。

混合键合技术的兴起进一步巩固了这一发展方向。通过实现极短的垂直互连并支持超细间距连接，混合键合能够显著提升带宽密度、降低功耗，同时消除了长距离模拟信号传输和时钟恢复机制带来的大部分复杂性。

随着这些优势日益凸显，整个行业开始向类似的架构方向靠拢。UCIe2.0的推出带来了系统级可管理性增强，随后出现的UCIe3D则专门针对各种凸点间距优化了细间距混合键合技术。

图1：IO连接技术的演进

突破瓶颈：3DIO重新定义芯片间连接

基于上述架构基础，Synopsys 3DIO将这些原则转化为实用、可量产的芯片间解决方案。从设计之初，3DIO就采用了全数字IO架构，能够在堆叠芯片间实现无缝集成，无需协议层、长距离模拟信号传输或时钟恢复电路的额外开销。

随着混合键合技术成为行业主流（见图1），3DIO直接利用其优势：超紧密的垂直连接、卓越的带宽密度和显著的功耗节省，相比传统串行IO方案，实现了更简单的集成、更高的可靠性和更优的面积效率。

至关重要的是，原始的3DIO物理层（PHY）正是为支持这一模式而构建，它简化了堆叠芯片间的时序收敛和物理实现，并为可靠的3D系统设计奠定了可扩展的基础。

随着垂直优化的芯片间连接优势日益显现，整个行业都向类似的架构方向汇聚。行业向UCIe2.0和UCIe3D的转变——两者均针对细间距混合键合和数字管理的垂直链路进行了优化——进一步印证了Synopsys 3DIO开创的架构方向。

依托这一行业趋势，我们扩展了3DIO产品组合，以应对人工智能、高性能计算、网络和边缘计算工作负载中最新的性能、灵活性和集成挑战。

可扩展的3DIO PHY架构与系统级集成

人工智能、高性能计算、网络和边缘计算领域的快速创新，将多芯片连接的要求推到了前所未有的高度。为此，我们大幅增强了3DIO产品组合，以满足现代性能、灵活性和集成需求：

更高数据速率与能效的Synopsys 3DIO PHY

我们升级后的3DIO PHY现在支持每条链路高达约4-6Gb/s的传输速率，能效优于0.05pJ/bit，可工作在单数据速率（SDR）或双数据速率（DDR）模式下。该PHY针对混合键合进行了优化，并符合UCIe-3D规范指导，在保持极低能耗的同时提供了卓越的垂直带宽密度。

面向可扩展性与测试的基于集群的PHY架构

为适应多样化的多芯片拓扑结构，推出了基于集群的3DIO PHY和数字控制层，通过组合和配置实现带宽和可测试性的扩展：

• 可扩展集群：由16通道发射/接收集群（配备专用时钟）构成的模块化架构，支持从单个集群到更大规模多集群PHY实例的各种配置。

• 可配置冗余与修复：嵌入式数字逻辑支持集群级别的修复和配置，无需重新设计即可实现局部容错。

• 键合前/键合后内置自测试（BIST）：集群级BIST功能支持在整个键合阶段实现制造测试覆盖。

• 通过数字控制器/封装实现系统级扩展：可综合的集成层通过高级外设总线（APB）和联合测试行动组（JTAG）等协议提供配置和控制接口，支持跨多个PHY实例的协调管理和标准片上系统（SoC）集成。

两款互补产品：统一的3DIO战略

为支持不同的集成理念和设计要求，3DIO产品组合提供了两款互补选项：

3DIO（基于单元）：一种易于综合、异步的芯片间IO单元，支持充电器件模型静电放电（CDMESD）保护，设计用于直接放置在混合键合焊盘上（见图2）。其紧凑的尺寸远小于当前的混合凸点间距（约6微米），减少了布线拥塞，提高了逻辑利用率，并简化了物理集成。

3DIO PHY（硬核）：一种源同步、基于集群的PHY，集成了电源/地（VDD/VSS）凸点、嵌入式时钟树，并支持SDR/DDR工作模式。它还包含内置冗余、BIST和修复功能，以经过验证的GDS库形式交付，提供16位可配置集群和80位PHY，具备预先验证的芯片间时序和完整的顶层金属堆叠，支持干净的垂直互连布线和基于硅通孔（TSV）的电源传输。

图2：Synopsys 3DIO平台

可扩展3D集成的关键架构支撑

随着先进封装技术向混合键合、细间距3D架构演进，设计团队在互连密度、时序收敛和能效方面面临着越来越多的限制。Synopsys 3DIO为3D系统提供了端到端、工具集成的设计流程，能够在整个多芯片生命周期内实现高效实现、可预测的时序收敛以及灵活的测试和修复，专门针对这些挑战进行了工程设计（见图3）。

图3：加速多芯片集成

专为细间距混合键合设计

混合键合系统需要超紧凑的IO结构，在实现密集垂直连接的同时最大限度地减少布线拥塞。3DIO单元架构的尺寸专为细间距环境设计，无需长距离模拟信号传输的额外开销即可实现高带宽密度。

多芯片系统的内置可扩展性和可测性设计（DFx）

可扩展性通过基于集群的PHY架构实现，该架构集成了可配置冗余、键合前/键合后BIST和修复机制。这种局部化方法能够随着芯片间链路数量的增加实现可预测的良率提升，使3DIO非常适合大型、高密度互连的3D堆叠。

源同步设计实现可靠时序

极短的垂直芯片间通道消除了对复杂时钟恢复电路的需求。通过SDR/DDR源同步通道、先进先出（FIFO）弹性缓冲和时钟延迟监控，3DIO能够在工艺、电压和温度变化的情况下保持稳健的时序裕量。

大规模部署下提升误码率（BER）和时序收敛

当设计扩展到数千条垂直互连时，保持信号完整性和时序裕量变得越来越具有挑战性。3DIO的源同步操作结合内置冗余和BIST功能，直接缓解了这些风险，提高了大规模3D系统的启动可预测性。

简化电源传输、ESD保护和物理签核

集成的CDMESD保护、VDD/VSS凸点和支持TSV的底层芯片结构简化了堆叠芯片间的电源传输和IR压降规划，而预先验证的物理检查则缩短了芯片到封装的集成周期。

Synopsys的独特优势

随着3D集成领域的不断发展，系统设计师越来越需要的不仅仅是孤立的IP模块或单点工具。他们需要一个从架构到签核的完整、可扩展的生态系统。

Synopsys通过3DIO和3DIO PHYIP满足了这一需求，这些IP与3D提取、分析工具以及Synopsys 3DIC Compiler集成，形成了端到端的多芯片设计解决方案。

与依赖独立IP、脱节工具或以服务为中心的流程不同，Synopsys提供了可配置、量产就绪的3DIO产品组合，以及涵盖规划、实现、验证和签核全流程的厂商支持设计方法。这种集成方法能够为复杂3D系统实现可预测的设计收敛。

展望未来：面向下一代节点扩展3DIO

随着代工厂从FinFET架构向环绕栅极（GAA）架构过渡，并开始探索互补场效应晶体管（CFET）集成，Synopsys将继续与领先工艺技术同步演进其3DIO IP产品组合，使客户能够以最少的重新设计工作迁移设计。

持续的创新将集中在以下几个关键领域：增强电源和热裕量，以支持日益密集的3D堆叠；更先进的通道修复能力，提高大规模部署的弹性和良率；与新兴行业标准对齐的更强可管理性设计功能；更大的客户特定优化灵活性，为不同工作负载提供定制化解决方案。