不缩小，向上长！真正的三维硅芯片来了

科学家取得一项突破性技术，可制备真正的三维硅芯片——多层电路垂直堆叠，且不会损坏底层已成型电子器件。当下传统芯片微缩工艺逼近物理极限，该技术有望延续摩尔定律，打造速度更快、能效更高的计算硬件。

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研究人员或将彻底改写计算产业的未来：把扁平硅芯片改造成高密度垂直堆叠三维架构。

数十年来，半导体行业依靠缩小晶体管尺寸、在单颗芯片上集成更多晶体管来提升算力。这套思路推动电子产业飞速发展，但如今已触达基础物理瓶颈。当器件尺寸逼近原子量级，工程师不得不受制于材料固有特性与量子力学效应。

学界普遍认为，下一代芯片革新的突破口，不在于把器件做得更小，而是向垂直空间拓展。

伊利诺伊大学格莱英工程学院团队研发全新工艺，可将多层硅电路直接逐层堆叠，制备紧凑型三维芯片，在功耗更低的前提下实现更强算力。相关成果发表于《自然》杂志，攻克了长期阻碍三维堆叠技术大规模落地的核心难题。

“我们拿CPU、GPU里随处可见的静态随机存取存储器（SRAM）举例：如今存储1比特信息，需要在同一平面排布6枚晶体管。而垂直集成技术能把这些晶体管分散堆叠在多层结构里。这就好比把平铺蔓延的城郊住宅，改建成高密度摩天大楼：功能完全不变，但芯片占用面积大幅缩减，层间数据传输也更快、能效更高。”伊利诺伊大学材料科学与工程系曹青教授解释道。

配图说明：一片独立自支撑单晶硅纳米薄膜，悬置在已完成第一层电路光刻的硅晶圆上方

图片来源：伊利诺伊大学厄巴纳-香槟分校格莱英工程学院

芯片为何必须转向三维立体架构

过去60余年，半导体行业始终遵循摩尔定律：芯片上的晶体管密度约每两年翻一番。这条规律是芯片厂商的研发核心目标，持续推动硬件性能与能效稳步提升。

但如今，靠缩小晶体管实现性能迭代的道路越来越难走。

“某种意义上，我们撞上了物理设定的天花板。”曹青表示，“观察当下晶体管的实际尺寸就能发现，它们很难再进一步缩小，尤其是接触栅极间距已经难以压缩。根源在于硅材料本身的固有属性，以及量子力学的底层规则。如果我们想持续提升微处理器算力，就不能只局限于在同一平面堆砌器件。”

诸多科研人员认为，垂直集成是顺理成章的下一发展方向。多层堆叠能开辟额外电路空间，同时缩短元器件之间的互联走线。走线变短可大幅降低寄生电容，显著提升器件与电路模块之间的传输带宽。

这一优势对人工智能等数据密集型应用极具吸引力——这类场景对算力的需求正持续暴涨。

单片式三维集成芯片具备颠覆性优势

市面上已有多款商用产品采用三维芯片技术，但主流方案是先在不同晶圆上分别制作半导体器件，再通过键合工艺把晶圆拼接在一起。

这种技术催生了高带宽内存（HBM）、3D垂直缓存等产品，但存在明显短板：层与层之间的对位精度较差；名为硅通孔（TSV）的垂直互连结构体积偏大，排布稀疏。

而单片式三维集成思路截然不同：不再堆叠完整晶圆，而是在芯片制造过程中，直接在上一层电路上方原位制备全新电路层。

该工艺的垂直互连密度可提升10至100倍，缩短层间传输距离，对位精度达到纳米级。尽管前景广阔，但单片式集成长期难以落地，最大阻碍是高温工艺带来的热损伤问题。

攻克高温工艺难题

制备高品质单晶硅、加工先进半导体器件，通常需要近1000摄氏度高温。但芯片底层已成型的金属布线，根本无法承受如此高温。

“行业内公认，第一层电路完成后，后续新增电路层的工艺温度上限仅为400摄氏度。”曹青介绍，“高校与企业的研究团队曾尝试避开单晶硅，选用其他半导体材料制作上层电路，但最终制备的器件都会出现性能、可靠性缺陷。”

此前学界探索过多种替代材料：多晶硅、非晶/纳米晶金属氧化物、碳纳米管、二维半导体等。但这些材料普遍存在性能短板与工艺缺陷，和底层高性能硅器件难以匹配。

伊利诺伊大学团队另辟蹊径，整套芯片结构全程沿用行业通用的单晶硅材料。

整套工艺流程如下：先从源晶圆上剥离超薄、可独立支撑的硅纳米薄膜，再通过辊压贴合设备，将薄膜转移至已刻好底层电路的衬底上。贴合全程温度不超过200摄氏度，远低于行业热预算红线。

薄膜仍保持完美单晶结构，制备出的器件性能、可靠性不受折损，同时彻底避免高温损毁底层电路。

“这套堆叠工艺不仅操作简单、成本更低，相比传统晶圆键合堆叠方案还有多重优势。”曹青补充，“我们所用纳米薄膜厚度仅10纳米以内，而常规晶圆厚度为500至700微米。超薄薄膜具备机械柔韧性，可紧密贴合下层电路表面，杜绝刚性晶圆强行键合时常出现的空隙等界面缺陷。”

制备高性能堆叠硅集成电路

研究团队还重新设计了晶体管结构。传统芯片制造依赖掺杂工艺：向硅中掺入杂质调控导电特性，该工序温度普遍高于600摄氏度，完全不适用于单片式层叠工艺。为规避这一痛点，团队采用无结晶体管方案：在薄膜堆叠前，就对硅膜完成高浓度均匀掺杂。硅膜厚度极薄，栅极依旧能精准控制导电沟道；高掺杂浓度还能降低接触寄生电阻。依托这套工艺，研究人员成功制备三层堆叠电路，每层集成625枚晶体管，器件均匀度优异、良率可观。

器件性能同样亮眼：输出电流密度和高温工艺制备的传统体硅晶体管持平，比采用其他材料的单片式三维器件高出3至4倍。团队通过垂直金属导线连通各电路层，成功实现三维集成逻辑电路与静态随机存取存储单元的功能验证。更关键的是，研究人员证实这套工艺不止局限于论文中展示的三层堆叠。

“最重要的是，我们验证了工艺可规模化拓展。”曹青说，“除实验中的三层结构外，理论上能持续向上堆叠更多电路层，且晶体管成品良率高、性能波动小。如今我们已经打下坚实基础，下一步将推动这项技术落地晶圆厂，快速验证其产业化价值。”

迈向商用三维硅芯片

即便仅在高校洁净实验室环境下完成制备，器件良率仍达到98%~100%，充分证明该技术具备工业化量产潜力。

“垂直集成技术已经逐步落地商用设备，尤其在专用AI芯片领域，但只有单片式集成，才能释放三维芯片的全部潜力。”曹青表示，“我们首次在符合单片式三维集成热限制条件下，全程使用标准单晶硅制备器件，实现了前所未有的硬件性能。”