局部加厚，攻克超薄半导体器件性能瓶颈

随着半导体芯片制程不断微型化，芯片内部元器件竞相向着极致超薄形态演进，但这也带来了结构性难题：器件厚度越薄，导电难度就越高。近期，浦项科技大学（POSTECH）的一支研究团队凭借简洁却极具创新性的局部加厚思路，成功攻克了该难题。

本研究由浦项科大电气工程系、半导体工程系的Byoung Hun Lee教授牵头，研究团队重构超薄碲（Te）晶体管的金属-半导体接触结构，研发出一项可大幅降低接触电阻的新技术。相关研究成果已刊发于《ACS Nano》。

超薄芯片遭遇性能瓶颈的原因

人工智能与高性能计算技术飞速发展，半导体所需处理的数据量暴涨。由此，运算用逻辑器件与存储数据的存储器件之间产生的耗时与功耗损耗，成为制约芯片发展的关键瓶颈。

为破解该痛点，可纵向堆叠逻辑与存储单元的三维集成架构，正成为备受关注的下一代芯片技术。制备这类器件，要求有源器件能够在400摄氏度以下的工艺环境中稳定工作。

碲凭借载流子迁移率高、室温稳定性优异、适配低温制程等优势，是极具潜力的半导体沟道候选材料。但碲的窄带隙特性易引发漏电流问题：即便晶体管处于关断状态，仍会出现电流外泄。想要抑制漏电流，就必须将沟道做至5纳米以下的超薄规格，以此精准管控电子输运。

超薄沟道面临的性能矛盾

矛盾随之产生：沟道厚度过薄时，电子在金属电极与半导体的界面处的输运会受到极大阻碍。金属与半导体之间阻碍电子跃迁的肖特基势垒，会随沟道变薄持续升高。

研究人员虽能依靠减薄沟道压低漏电流，却会同步抬升接触电阻，造成器件性能大幅下滑。

关键区域局部加厚方案

为化解上述矛盾，浦项科大研究团队引入硅工艺中成熟的凸起源漏（RSD）结构。核心方案为：仅在电流进出芯片、与电极直接贴合的源极、漏极区域额外淀积碲材料做加厚处理。

器件导电沟道维持4纳米超薄厚度以抑制漏电流，电极对接区域额外增厚碲层，大幅提升电流导通效率。

实验成果、量产可行性与行业前景

实测数据显示：采用该结构的器件接触电阻从97.5千欧・微米降至1.7千欧・微米，降幅达50倍；在零下196摄氏度的极端低温环境下，器件全开时的导通电流提升超17倍。

团队在超薄器件结构中同步实现低接触电阻与高性能指标。该工艺依托溅射镀膜即可大面积低温制备，满足半导体工业化量产的规模化落地要求。

浦项科大Byoung Hun Lee教授表示：“我们借助局域厚度调控这一全新能带调控方案，打破了超薄半导体长期存在的痛点——沟道越薄、电阻越高。该技术有望成为平台型核心工艺，除碲基器件外，还可广泛用于各类二维材料与超薄半导体器件的性能优化，助力下一代三维集成电路落地提速。”