下一代存储器面临新挑战

2026 年 IEEE 第 18 届国际存储器研讨会（IMW 2026）已于比利时鲁汶正式开幕，该会议是全球半导体存储器领域极具权威性的专业技术研讨盛会。

本届会议论文投稿量迎来大幅攀升，共计收到 127 篇投稿论文，相较去年 71 篇实现大幅增长，创下会议历史新高。纵观历届会议数据，此前仅 2012 年在意大利米兰举办的同类型欧洲会议，论文投稿量曾突破百篇，此次为第二次破百。

从论文收录情况来看，本届会议甄选 22 篇论文作为口头技术报告，23 篇论文以海报形式展出，两类收录数量均高于上一届。但本届论文收录门槛大幅提高，口头报告录用率仅 17%，口头报告与海报展示合计综合录用率仅有 35%，为历届会议最低水准。

在已收录的全部论文中，研究方向占比清晰分明：下一代存储器相关论文数量位居首位，涵盖铁电存储器、阻变存储器、磁存储器等主流新型存储品类，整体占比达 24%，较上年 21% 提升 3 个百分点；闪存相关论文位列第二，占比 20%，相较去年 28% 下滑 8 个百分点；DRAM 相关论文排名第三，占比 18%，同比上涨 3 个百分点。

会议开幕致辞结束后，如期开展特邀嘉宾主题演讲，本次共有三位行业资深专家登台分享技术观点，分别为美光科技 Nirmal Ramaswamy、三星电子 Chris Kang 以及长信存储科技 Robert Liu，三人依次围绕通用存储器整体技术、NAND 闪存技术、DRAM 核心技术展开深度解析，本文优先整理前两位嘉宾演讲核心内容。

3D DRAM 成主流发展方向

美光科技 Nirmal Ramaswamy 在演讲中明确提出，人工智能产业高速普及与迭代，彻底重塑了内存子系统的市场需求，当下行业核心需求集中三点：更大存储容量、更快运行速度、更低运行功耗。

当前 AI 产业发展遭遇显著内存瓶颈，诸多性能制约根源在于内存速度适配性不足。处理器调取、读取数据时，数据传输存在明显时延，直接造成处理器长期处于闲置等待状态。

行业数据显示，AI 处理器性能每两年可实现三倍增幅，但内存带宽这类核心访问性能，每两年仅能提升两倍，二者性能差值持续拉大，形成行业熟知的内存差距，该问题在 GPU 应用场景中表现得尤为突出。

高带宽内存 HBM 凭借超高带宽优势，有效缓解内存差距与内存瓶颈难题，凭借能够充分释放 GPU 实际运行性能的核心优势，现已成为高端 AI 算力系统中不可或缺的核心硬件。

演讲同时重点解读未来 DRAM 核心发展路线 ——3D DRAM 技术。该技术核心原理为：在平行于晶圆的水平层面，构建由 1 个晶体管搭配 1 个电容组成的 1T1C 基础存储单元，再通过垂直堆叠多层存储单元结构，以此大幅提升整体存储密度。

3D DRAM 研发的核心关键，在于制备超薄沟道层。本次演讲公开相关研发成果，通过外延生长工艺，可制备出硅与硅锗薄层交替排布的高质量超晶格结构，Si/SiGe 沟道也是目前 3D DRAM 研发最理想的适配材料，现场同步放出电子显微镜拍摄的超晶格结构截面实拍图，暂未对外公布该薄膜具体厚度、堆叠层数以及沉积制备时长等核心参数。

在芯片集成工艺层面，3D DRAM 存在明确工艺难点：三维堆叠存储单元阵列与 CMOS 外围电路无法同步集成在单颗晶圆同一平面，强行排布会造成晶圆硅片面积大幅浪费；若采用垂直堆叠一体化制备，无论先后制备顺序，后续高温热处理工序都会造成芯片性能不可逆衰减。目前行业通用解决方案为，将存储单元阵列、CMOS 外围电路分开在不同晶圆独立制作，最后完成晶圆键合拼接，成型完整 DRAM 芯片。

3D NAND 闪存迭代历程与现存技术难题

三星电子 Chris Kang 围绕 3D NAND 闪存技术展开全维度梳理，完整复盘该技术多年迭代发展历程。该技术自 2013 年第一代产品正式落地，三星命名为 V1 版本，初始堆叠层数仅 24 层，发展至 2024 年第九代 V9 产品，堆叠层数攀升至 280 层，数十年间存储单元堆叠字线数量涨幅超十倍。

此图展示了3D NAND闪存技术的发展历程以及字线堆叠层数（存储单元堆叠层数）。图中绘制了五家研发公司从第四代到第九代的相关数据。预计第十代技术将达到384至448层

随着 3D NAND 闪存层数持续攀升，行业暴露出明显工艺失衡问题：CMOS 外围电路微型化迭代速度，远远滞后于存储单元阵列升级速度。以 512Gbit 规格芯片为例，第四代产品存储单元阵列面积占芯片总面积比例（单元利用效率）为 75%，发展至第七代同款规格芯片，该占比下滑至 60%。

为提升芯片存储单元利用效率，业内研发出存储单元阵列叠置于 CMOS 外围电路上方的集成新工艺，各大企业对此工艺命名各不相同，主流叫法包含 “CMOS 下阵列”“外围电路上单元阵列” 等。

即便优化集成结构，持续增加字线堆叠层数依旧面临多重技术壁垒。存储单元阵列整体高度不断增加，直接大幅提升存储通孔蚀刻工艺难度。为改善这一现状，历代产品均持续缩减字线厚度、字线之间绝缘膜厚度，对比初代产品参数，第九代产品字线与绝缘膜组合整体厚度已缩减 47%。

左图显示了3D NAND闪存技术发展趋势与单元电流（导通状态电流）的关系。右图显示了3D NAND闪存技术发展趋势与单元阵列高度（相对值）的关系

工艺精简带来新的性能弊端：单元阵列高度升高后，存储单元导通状态下工作电流持续下降，实测数据对比第四代与第九代产品，单元导通电流降幅达到 52%。目前行业主流优化思路为增厚沟道层、降低沟道薄层电阻，以此弥补电流衰减带来的性能损耗。

整体而言，3D NAND 闪存技术在高堆叠层数发展路线上，依旧面临蚀刻工艺、电流衰减、结构优化等多重现实挑战，仍需依靠持续技术研发与工艺创新逐一攻克。后续将推出专项文章，细致剖析 DRAM、3D NAND 闪存两大主流存储技术的完整发展脉络与核心技术痛点。