翘曲为何成为AI芯片封装的核心难题

人们讨论AI基础设施建设时，往往只聚焦芯片与算力层面。但表象之下，一系列供应链瓶颈正悄然决定着行业落地节奏与部署成本。其中翘曲是面板级封装规模化量产的主要障碍之一，本文将深入探讨封装翘曲的真正成因是什么，以及目前有哪些新材料正在用于解决这一难题。

随着人工智能与高性能计算负载推动芯片封装尺寸持续做大，圆形晶圆的面积利用率局限愈发凸显。面板级封装（PLP）改用方形面板，直接解决了这一痛点，不仅面积利用率更高，也更适配大尺寸裸片的封装形态。台积电、英特尔、三星、Rapidus、Amkor等全球主要晶圆厂与封测厂商，均在推进各自的面板级封装技术路线图。台积电通过旗下子公司VisEra规划布局CoPoS试点产线，计划2027年实现试产；2026年也将成为相关设备与材料厂商产品验证、批量供货的关键窗口期。

然而整个路线的核心技术难题仍是封装翘曲。随着面板尺寸增大、堆叠层数增多，不同材料间热膨胀系数（CTE）失配产生的热应力不断叠加，直接拉低封装良率。为解决该问题，AMC、WaferChem、永光化学等特种化工企业给出了对应解决方案。本文重点解析两大主流材料技术路线：低温固化光敏聚酰亚胺（PSPI）与应力平衡膜。

从圆到方：面板级封装（PLP）兴起

AI模型参数呈指数级增长，算力需求持续攀升。在半导体工艺微缩逼近物理极限的背景下，行业开始通过单中介层集成堆叠多颗芯粒的方式提升性能，封装尺寸随之持续增大。台积电预计2027年其CoWoS-L封装将实现9.5倍光刻掩模版尺寸，英特尔则计划2028年凭借EMIB封装达到12倍光刻掩模版尺寸。

但封装尺寸持续扩张带来两大难题，一是方形芯片适配圆形晶圆边缘时存在空间浪费，大尺寸封装面积利用率偏低；二是封装翘曲问题愈发严重，基板翘曲变形会引发触点接触不良。

为突破上述局限，面板级封装（PLP）成为行业主流方向。由传统圆形晶圆改为方形/矩形面板后，芯片边缘可与面板边缘精准对齐，大幅提升面积利用率。目前晶圆厂、封测厂、材料供应商以及传统LCD面板厂商，均在积极布局PLP技术。射频芯片、电源管理芯片（PMIC）等成熟工艺已实现量产，重布线层线宽线距（RDLL/S）约10–20μm；而面向AI芯片的先进PLP工艺（RDL L/S约1–10μm）尚未进入量产阶段。与此同时，业界正从材料、设备两大维度同步攻关翘曲难题。

封装翘曲成因及解决思路

翘曲产生的核心原因是不同材料热膨胀系数（CTE）失配：温度变化过程中材料间产生应力差，进而引发基板弯曲形变。翘曲幅度以形变表面最高点与最低点的垂直差值衡量，即峰谷差值。面板面积越大、所用材料种类越多、材料间CTE差值越大、基板厚度越薄、重布线层（RDL）层数越多，翘曲形变就会呈非线性加剧。无论呈现下凹“笑脸型”还是上凸“哭脸型”翘曲，最终都会造成芯粒与面板触点接触失效。

值得注意的是，先进封装中的先贴芯片（Chip-First）与后贴芯片（Chip-Last）工艺流程不同，翘曲产生的时机和严重程度也存在明显差异。

先贴芯片（Chip-First）分为正面朝上与正面朝下两种架构。正面朝上是先将芯片贴装至玻璃载板并进行塑封，再研磨环氧塑封料（EMC）露出芯片，最后制作重布线层。正面朝下则是芯片塑封完成后立即剥离玻璃载板，在底层制作重布线层。

后贴芯片（Chip-Last）先在玻璃载板上制作完整重布线层，再进行芯片贴装与塑封。由于塑封工序后置，累积热应力相对更低，不易产生严重翘曲。同时芯片后置贴装，可提前筛选已知合格裸片（KGD）、择优贴装，整体封装良率更高。因此后贴芯片工艺多用于高端芯片制造，台积电CoWoS平台即采用该路线。

材料与设备厂商已推出多种翘曲解决方案。在材料层面，采用玻璃基板作中介层可从根源缓解翘曲，玻璃热膨胀系数约2.6ppm/℃，与硅材料高度匹配。但玻璃加工易产生微裂纹（行业称SeWaRe缺陷），配套供应链生态仍在完善中。另一方案是采用低温固化光敏聚酰亚胺（PSPI）作为中介层材料，通过降低工艺固化温度减少热应力累积、抑制翘曲。但同时兼顾低温固化、低CTE、低介电常数（Dk）、高刚性的材料配方，仍是行业重要研发难点。第三种方案是工艺过程中贴附抗翘曲应力平衡膜，抵消材料间应力差。无需改动核心封装材料即可改善翘曲，目前高端平衡膜市场由AMC独家供应。

而在设备层面，通过热压合、真空吸附可从表面抑制形变；选择性激光改性则通过改变材料局部分子结构释放内应力。但表面抑制方式存在隐患：面板离开设备工位后，残余应力易引发弹性回弹；而选择性激光改性目前仍以研发阶段为主。

管控封装翘曲的材料解决方案

低温固化光敏聚酰亚胺（PSPI）

传统光敏聚酰亚胺固化温度需300–350℃，低温固化PSPI可在250℃以下完成固化，大幅减少热应力累积。但研发同时满足低热膨胀系数、低介电常数、高刚性的PSPI材料，仍存在较高技术壁垒。常规PSPI热膨胀系数约40–80ppm/℃、介电常数2.8–3.6，性能与玻璃基板差距明显。

目前低温固化PSPI主要由Toray、FujiFilm等日企主导；随着半导体供应链本土化趋势，中国台湾厂商也在加紧研发对标产品，但实现低CTE、低Dk与足够拉伸强度仍有不小挑战。

应力平衡膜

应力平衡膜由基膜涂布特种胶层制成，贴附于玻璃载板或环氧塑封料表面后，可产生反向补偿应力，抵消工艺过程累积的热应力。

以后贴芯片工艺为例，平衡膜使用流程如下：先在玻璃载板制作重布线层，载板涂布激光剥离层便于后续分离，此阶段无翘曲；在玻璃载板底部预先贴合平衡膜，人为引入预补偿翘曲；逐层制作重布线层时，预翘曲面板被层层应力逐步拉平；随RDL层数增加按需更换平衡膜，直至芯片与塑封工序完成，面板整体保持无翘曲状态；剥离玻璃载板前，在环氧塑封料表层再贴一层平衡膜，避免直接剥离载板引发剧烈翘曲；植球、切割晶圆面板；切割释放面板内应力后，再移除平衡膜。

整套流程至少需搭配两张平衡膜（分别贴附玻璃载板与塑封料表层），重布线层数增加时还需追加贴膜。

若封装集成光学引擎（OE），可先在光子集成电路（PIC）表层贴附平衡膜，补偿其更大的翘曲形变，再将光子集成电路与基板键合、继而完成电子集成电路（EIC）封装。