TSV，太难了

硅通孔（TSV）为高带宽内存堆栈中的DRAM晶粒、硅中介层以及新一代3D芯片堆栈提供关键互连通道。但随着TSV尺寸不断微缩，其制造成本持续攀升，缺陷率也随之上升。

TSV是集成MEMS、射频芯片、模拟集成电路、GPU 等器件的必要技术。它能够提升单颗晶粒性能，并作为高频电信号的垂直传输通路，从而优化多晶粒系统表现。然而，随着整体器件密度提升，TSV密度也同步增加，进而要求通孔间距更小、TSV尺寸更微缩、微凸点更小。这可能引发信号完整性问题，需要采用全新屏蔽方案，并加速向混合键合技术演进。

目前，仅有少数厂商具备先进封装与系统集成能力。受此影响，本轮AI热潮已导致HBM及其他主流存储芯片供应短缺，而用于制造搭载TSV的 2.5D/3D 系统所需的先进封装产能，增速远跟不上需求爆发节奏。

TSV可在制造流程的前段、中段或后段完成制作，这通常决定了由哪一方整合相关工艺。例如，日月光、安靠等 OSAT 厂商通常采用TSV后段工艺（TSV Reveal），而台积电、三星等晶圆代工业者则采用TSV前段与中段工艺（前道工艺之后）。英特尔代工服务则同时在硅中介层与嵌入式芯片平台中集成TSV技术。

TSV的特征尺寸跨度极大。在2nm及以下先进工艺中，纳米TSV（尺寸小于 100nm）用于连接电源轨与晶体管，更高效地为器件供电。而在另一极端，硅中介层中的TSV直径可达10微米及以上，贯穿减薄后的硅晶圆，并通过焊料凸点与上方芯片或下方PCB连接。

TSV对机械应力较为敏感，需要设置禁布区（Keep-out Zone），限制通孔的排布间距。在这种高深宽比结构中易产生孔洞、接缝等缺陷，需要通过优化刻蚀与电镀工艺保障高良率与长期可靠性。

梳理其工艺流程即可看出TSV制造难度之高，以及降本的可行方向。

TSV：特殊的铜互连结构

硅通孔技术大约诞生于20年前，由东芝率先在CMOS图像传感器中实现应用，尔必达则将TSV导入智能手机用 DRAM 产品。在当时，TSV相比传统引线键合与倒装凸点，能提供更优异的连接性能。由于不会增大封装体积，TSV也可被视为芯片级封装的延伸技术。

TSV逐步在 CMOS 图像传感器、FPGA、HBM堆栈、传感器、MEMS/逻辑芯片、射频模块以及缓存/处理器堆栈中普及，未来还将用于连接光子集成电路与电子集成电路。HBM或许是TSV最受关注的应用场景，美光、SK海力士、三星等HBM厂商均自主完成相关TSV工艺。HBM内部TSV直径通常为 2～5 微米，深度 30～60 微米。HBM厂商采用通孔中段工艺（前道器件制作后形成通孔），以此在TSV密度、成本与热约束之间实现最优平衡。TSV以规则阵列排布，避开模拟电路与高应力区域。

硅中介层同时通过TSV实现垂直互连，通过重布线层实现水平互连。硅中介层内的TSV尺寸大于HBM所用 TSV，直径通常为 5～20 微米，深度 80～120 微米。TSV以集群形式排布在微凸点阵列下方、布线通道、晶粒边缘及供电区域附近。晶圆代工厂将硅中介层作为自有产品的一部分进行生产，也有厂商专门提供中介层服务，但具备先进技术能力的企业寥寥无几。尽管如此，AI建设带来的需求压力已使整个供应链承压，并可能在未来引发格局变革。

TSV制造流程

TSV制造的每一步都至关重要，其中数道工序难度尤为突出。随着特征尺寸微缩，刻蚀工艺难度持续上升。在维持近乎垂直剖面的同时，将刻蚀副产物从深孔底部移除变得愈发困难。而通孔剖面直接决定后续氧化衬层、阻挡层金属与铜籽晶层的附着与共形覆盖效果。若薄膜在顶部出现收口，便会形成孔洞，威胁器件可靠性。

随后通过电镀铜填充通孔主体，理想状态为自下而上填充，这需要对电镀化学配方进行精密控制。填充完成后，通过化学机械抛光（CMP）去除多余铜层。最后一道关键工序为TSV显露（TSV Reveal）。将晶圆粘贴在承载片上后，分粗磨、中磨、精磨三步减薄，再通过CMP处理直至通孔显露。

安靠先进3D产品总监Rick Reed表示：“干法刻蚀对硅片损伤极小，晶体损伤有限。这是因为我们在减薄时并非只做粗磨，而是依次进行粗磨、中磨、精磨，再通过CMP完成研磨抛光。在启动干法刻蚀前，晶圆表面已如镜面般平整，这对保障表面质量至关重要。”

精密的TSV显露流程包含以下环节：

• 基于博世刻蚀结果标定TSV深度（属于盲显露工艺）

• 均匀旋涂键合胶与解粘层，经烘烤、固化后将器件晶圆键合至承载片

• 通过粗、中、精三级研磨对硅片背面减薄，至TSV底部仅数微米距离，实现镜面级平整度

• 分三级进行CMP平坦化

• 通过等离子体刻蚀显露TSV

• 沉积氮化硅薄膜作为抛光终止层

• 在TSV顶部沉积厚层氧化硅

• 再次CMP处理以显露TSV

值得注意的是，最终显露工序是整个流程中难度最高的环节。Reed 表示：“可预见的未来内，安靠认为TSV钻孔与填充的公差不会比现有水平更严苛。但如果未来对更薄硅中介层的需求使其厚度降至 50 微米以下，TSV成型公差可能需要进一步收紧以适配需求。”

刻蚀显露后，TSV仍由氧化衬层保护，避免金属暴露于空气中。Reed 解释：“初始刻蚀显露后，TSV仍保留绝缘衬层，如同包裹铜芯的护套。随后我们沉积氮化硅薄膜对硅进行钝化，再沉积厚层氧化硅实现共形覆盖，而非完全封堵 TSV。之后进入专用CMP流程，将氧化硅抛光至氮化硅终止层，最终得到与钝化层共面平整的铜 TSV，回归半导体行业所需的平坦化加工表面。”

在此基础上，厂商可沉积重布线层或凸点以实现与下一层晶圆的连接，混合键合也是可选方案。在晶圆减薄工艺优化中，临时键合材料的选择至关重要。器件晶圆可键合至硅片或玻璃承载片，核心考量因素包括热预算、解粘方式以及与氮化硅、硅、金属等薄膜的兼容性。

Brewer Science应用经理Seth Molenhour称：“多数先进技术倾向于采用机械与激光解粘方式，作为分离承载片与器件的最优方案。我们还需要明确器件晶圆的特征尺寸，尤其是凸起高度。基于这些信息，结合标准热塑性键合材料，即可确定所需涂覆厚度，以保护器件晶圆并完成键合。确保对器件特征的共形覆盖，可形成更稳固的键合层，大幅降低后续工艺中出现分层的风险。”

晶圆减薄的关键指标为总厚度变化（TTV），即晶圆最厚与最薄处的差值。硅片通常通过激光干涉仪在数百个点位进行测量，在大批量生产中，必须保证片间与批次间的TTV稳定达标。

Brewer Science 高级应用工程师 Amit Kumar 表示：“低于 5% 的TTV对堆栈与阵列结构至关重要。若 TTV 超过 5%，可能导致键合不均，最终引发器件粘合力下降或分层问题。”

临时键合膜与解粘膜通常通过旋涂方式沉积，低温固化保障键合强度。工艺完成后，激光解粘工艺利用可穿透硅的准分子激光释放硅承载片与器件晶圆的键合。解粘后的晶圆需可轻松清洗回涂胶前状态。

硅片平整度通常优于玻璃承载片，同时可兼容沉积、CMP、刻蚀等设备的晶圆吸盘系统。

TSV的制作首先通过光刻与刻蚀形成圆柱形空腔，后续再填充金属。采用博世工艺的深反应离子刻蚀（DRIE）在硅衬底中制备各向异性沟槽。博世刻蚀需要通过多轮循环精确平衡刻蚀（SF6气体）与钝化（C4F8气体），会在沟槽侧壁形成波浪状形貌。反应离子刻蚀工艺必须充分优化，以制备光滑通孔，实现理想的金属台阶覆盖率与低整体电阻。核心要求是在单片晶圆及片间实现均匀的通孔剖面与深度。

随后通过等离子体增强化学气相沉积（PECVD）在侧壁沉积薄氧化硅衬层，防止硅片受到铜污染。接着通过物理气相沉积（PVD）、长投 PVD 或原子层沉积（ALD），在通孔侧壁与底部共形沉积 TaN、TiN 等阻挡层金属，再沉积铜籽晶层。之后通过电化学沉积（ECD，即电镀）实现铜的无空隙、无裂纹、无缺陷、无杂质包裹、无钥匙孔孔洞的完全填充。最后通过CMP去除顶部多余铜层，通常还会在TSV上沉积焊料凸点，或先沉积重布线层再制作凸点。

据泛林集团介绍，当前量产工艺多为低深宽比结构，而在高深宽比（深宽比＞10:1）的新一代器件中，反应离子刻蚀主要产生两类缺陷：TSV顶部周边缺陷与侧壁条纹。“随着TSV深宽比提升，刻蚀与钝化的平衡更难控制，导致侧壁粗糙度问题加剧。这类问题会劣化TSV金属填充效果与器件最终电学性能。”

泛林研究显示，通过缩短预涂层时间与降低偏置电压，可消除TSV顶部的硅损伤；在其快速交替工艺中采用更低偏置电压与更高腔压，则可避免侧壁条纹产生。

电镀后铜内部若存在孔洞，会导致电阻升高、机械强度下降，甚至引发器件失效。TSV中其他需重点监控的缺陷包括图形对准偏差、沉积不均、填充不完整等，这些问题会降低器件性能，或带来长期可靠性风险。

安靠 Reed 表示：“硅是一种结构强度极高的材料，即便晶圆减薄后依旧十分坚固，可大幅弯折而不断裂。但边缘一旦存在缺陷，便会瞬间碎裂。因此，承载片晶圆减薄过程中，边缘缺陷是行业重点关注的问题。”

TSV工艺会因硅（2.8 ppm/℃）与铜（17 ppm/℃）的热膨胀系数（CTE）失配产生机械应力。为避免结构失效，工程师通过大量仿真建模分析TSV制造全过程及后续热循环中的应力分布与演变，采用拉曼光谱、X射线衍射与有限元分析（FEA）等技术测量并预测应力水平。

这种机械应力也是TSV周边需要设置禁布区的原因，以避免应力影响有源器件性能。工程师开始采用集成机械与热应力仿真的强化设计软件，实现更精准的预测。为保障TSV长期可靠性，多芯片模块需经过严格的应力与疲劳测试。

英特尔、台积电、三星三大头部代工厂正为2nm逻辑工艺及未来器件开发背面供电技术。在拥有约15层铜互连的先进逻辑芯片中，将供电线路与信号线路分离，背面供电网络可降低电压跌落与 RC 延迟，使功耗损失减少最高 30%，同时释放正面布线资源，可采用更宽松的设计规则，节约光刻成本。

背面供电技术至少有三种实现路径，工艺复杂度逐级提升，同时带来更优的微缩与性能收益。最激进的方案在器件制备前，在环绕栅极鳍片之间制作纳米 TSV；最保守的方案则将供电线路布设于已完成制造的器件上方；折中方案即电源通孔，将背面供电网络与正面接触层相连。

构建背面供电网络的最大挑战之一，是满足背面与正面图形化互连的套刻精度要求。难度源于正面晶圆经过大幅减薄与多次热循环后易发生翘曲。

比利时微电子研究中心（Imec）近期公布一种自对准方案，采用狭缝型纳米TSV与正交的首层背面金属，实现约 100nm的套刻裕度。这种先制备纳米TSV的方案还采用了介质通孔，填充 TiN/W 或钼材料，连接正面金属层与背面的狭缝纳米TSV埋入式电源轨，提升布线灵活性。该研究表明，通过精巧的工程设计，可避免大幅增加制造成本的高阶光刻校正技术。

HBM厂商、头部晶圆代工厂与OSAT企业正分别在芯片与模块制造的不同环节提供TSV制造能力。随着HBM中DRAM晶圆持续减薄，需要更多、更小的TSV以适配不断增加的存储单元数量。硅中介层的TSV布局更为多样，其排布以互连需求为核心，而非应力释放。厂商可设置虚拟TSV实现冗余，同时平衡机械应力与热应力。而纳米TSV则在供电线路从晶圆背面引入时，为正面/背面互连提供关键连接通道。

无论尺寸与应用场景如何，TSV技术都将长期存在，工程师正持续探索更具成本效益的制造方案。