业界首个3D半导体路线图，来了！（4）

信息通信技术（ICT）的持续趋势是数据量呈指数级增长，这些数据需要被移动、存储、计算、通信和保护。依赖特征尺寸缩放的传统半导体技术正达到其物理极限，使得在系统性能和能效方面继续改进变得具有挑战性。异构集成（Heterogeneous Integration, HI）作为补充传统晶体管缩放以实现高性价比系统级封装（SiP）的需求日益迫切。HI将是实现下一代计算和通信系统成本与功率效率的基础。芯粒（Chiplets）和HI在提高良率、复用IP、增强性能和优化成本方面提供了显著优势。

推进HI技术对于应对ICT领域预期的巨大转变至关重要，这些转变包括：

• 产生更智能人机界面的模拟硬件需求

• 全新的内存和存储解决方案

• 应对高度互连系统中新兴安全挑战的硬件

• 人工智能

• 计算能耗的指数级增长

ICT能耗的增长速度已超过通过尺寸缩放实现的效率提升，需要新的计算范式。因此，本章旨在解决的宏大目标是：发现具有全新计算轨迹的计算范式/架构，实现超过1,000,000倍的能效提升。本章的具体目标是开发用于集成模拟和数字系统的技术，包括神经形态和量子计算、传感、光子学以及无线通信。

本章关于先进封装和异构集成的范围包括（但不限于）：

• 芯片-封装架构与协同设计

• 下一代互连技术

• 供电与热管理

• 材料

• 基板

• 组装与测试

• 性能与工艺建模及模型验证

• 可靠性

• 封装中的成本-性能权衡

• 芯粒尺寸与数量的趋势

先进封装下的交叉活动包括：

• 能效与可持续性

• 供应链：材料、化学品、基板

• 制造与工艺量测

• 安全与隐私

• 设计建模测试与标准

总体而言，不同应用需要特定领域的架构和适当的系统集成策略，以高效地实现性能、功耗、面积和成本（PPAC）的权衡，同时确保信号和电源完整性、功率转换与传输、热与机械应力管理、可靠性、可测试性和安全性。系统集成的可能解决方案策略包括将单独制造的组件水平集成到更高级别的SiP中，以及将单独的芯粒进行三维（3D）堆叠。SiP架构和物理设计需要高保真度以及高效率的建模工具和技术，包括那些基于机器学习的工具和技术。

向高密度3D系统集成的发展将提高带宽密度和能效。水平和垂直互连间距的缩放，以及下一代互连技术，是实现高带宽密度和能效的关键方法。考虑到I/O带宽将与计算核心的扩展成比例缩放，伴随着封装引脚数和I/O功耗的指数级增长，通常需要光互连方面的替代创新，以实现高带宽密度、能效和传输距离。

系统集成的挑战不仅是芯片-封装的协同设计，它还包括封装材料的选择、互连间距缩放的工艺开发以及散热解决方案的设计，所有这些都必须满足可靠性和制造良率的目标。这些反过来又需要复杂的热点和缺陷量测、测试和仿真，以便从根本上理解系统性能和可靠性。最后，新颖的材料是互连、高密度基板、散热以及新兴器件发展创新的基础。

7.2 芯片封装架构与协同设计

宏观和微观层面的2.5D/3D异构集成对于实现包含各种类型芯粒的未来ICT系统至关重要，并为微电子设计带来显著的性能和成本效益。（先进封装架构的趋势及其对互连的影响在7.3节中描述。）这种范式转变将推动以知识产权（IP）形式封装的芯粒设计、异构架构、片上/封装上网络以及可靠系统集成的创新。

图7.1：芯片-封装协同设计的工作流程

一些挑战和研究需求包括：

• HI的IP设计：芯粒及其信号接口为微电子生态系统引入了一种新的硅模块，具有高带宽、高面积利用率和低成本。它们开创了一种新的IP复用技术和商业模式。这种变化需要设计能力来定义物理核心和芯粒间接口，以及硬件-软件协同设计来分类可复用的IP模块。

• 设计空间探索（DSE）：DSE利用分析模型和AI辅助技术，在早期阶段快速评估HI系统设计，以足够的准确性和可扩展性优化设计范围。

• 异构架构：芯片与封装设计之间的紧密协作在整个设计周期中至关重要。系统架构师必须尽早参与设计过程。目前的ASIC与封装设计流程是分离的，需要重大修订。此外，对HI系统的早期预测性分析对于最小化架构定义与设计实现之间的迭代成本至关重要。

• HI系统综合工具与数字孪生：为实现芯片-封装协同设计，有必要在综合流程的每一步模拟封装。新的工具集需要彼此之间有顺畅的接口，并支持未来的芯粒设计套件。HI综合的独特挑战包括芯粒间接口的时序分析、热/机械应力分析、各组件的供电和信号完整性。

• 测试与可靠性：异构系统包含多个具有显著不同电气、机械和热性能的组件。未来的测试需要提供足够的模块化。随着2.5D/3D集成中各组件间热/机械相互作用的不断增加，可靠性评估需要从当前针对每个单独模块的经验/统计方法，转变为构建描述它们在产品层面相关性的物理可靠性模型。

• 先进封装中的安全担忧：由于日益复杂的多芯粒SiP，安全性变得越来越重要。设计自动化工具需要扩展以涵盖安全性、需求追溯和生命周期管理。需要创建设计工具来检查芯粒和SiP是否符合与各种威胁面相关的安全策略。

7.3 用于先进封装中异构集成的下一代互连

随着半导体行业的持续发展，对更高效、可扩展和高性能解决方案的需求正推动着异构集成和先进封装技术的创新。这些创新对于高性能计算、人工智能和边缘计算应用至关重要。这些进步的核心是下一代互连技术的发展。

互连技术的关键进展包括硅通孔（TSV）、中介层和混合键合方法的发展。高密度TSV能够实现堆叠裸片之间的垂直互连。中介层和桥接技术也在不断发展，硅中介层被用于支持芯粒之间的高带宽连接。有机和玻璃中介层等新兴选项提供了具有独特电气和热性能的高性价比替代方案。混合键合技术，如直接键合互连（DBI），通过使用直接的电介质-电介质键合和金属互连，提供了更高的互连密度和优越的电气性能。

图7.2：NHanced Semiconductors，Inc. 的10μm间距混合键（左）和1.9μm间距混合键（右）。

与此同时，正在探索光子互连以解决电气连接的局限性。片上光子学可能提供低延迟、高吞吐量的连接，且功耗更低。重新分布层（RDL）是先进互连技术的另一个关键组成部分。细间距RDL无需硅中介层即可提供高密度连接。材料和工艺创新对于互连技术的进步至关重要。

尽管取得了显著进步，但仍存在若干挑战。在高频下管理信号完整性日益困难。最小化每比特传输的功耗是另一个关键焦点。此外，以合理的成本确保可扩展性和可制造性对于广泛采用至关重要。

芯粒的普及预计将继续。下一代封装需要通过实现能够容纳极细间距I/O裸片（< 10微米间距）和极细线/间距（< 1微米 L/S）电路的互连来支持这种异构集成的爆炸式增长。总体而言，3D芯粒集成的目标是实现两个基本的性能要求：（1）更高的效率（以比特/焦耳衡量）和（2）更高的带宽密度（以IO/毫米或IO/平方毫米衡量）。

图7.3：各种包装技术的相对能效比较

为了满足硅中介层的未来需求，将需要具备在顶面制作更多增层以及在背面制作多层RDL的能力。基板厚度也可能需要从100微米减小到50微米或更低。对于重构扇出技术，主要的技术驱动力将是制作线宽/间距（L/S）小于1微米的顶面和背面增层。对于这两种HI技术，都必须能够容纳I/O焊盘间距小于10微米的裸片。这时，组装技术将从传统的焊接方法过渡到混合键合。

表7.1:实现未来HI的路线图技术开发需求

7.4 供电与热管理

供电挑战：由于核心数量的增加，电源轨的增加给向处理器供电的问题增加了复杂性。在不久的将来，高功率AI和HPC领域的处理器将消耗超过1000安培的电流。对于低功耗移动处理器，主要重点一直是减小设备的整体外形尺寸并最大化电池寿命。

供电解决方案：集成电压调节器（IVR）已成为解决若干供电挑战的关键方案。IVR广泛定义为将电压调节的最后一级集成在封装或裸片上的解决方案。通过细粒度电源管理来最小化功耗的驱动力导致了大量的电源轨。在平台上设置数十个电压调节器是不切实际的。推动IVR发展的另一个因素是处理器功率水平的稳步增长。IVR可以通过以更高的电压将电力输送到处理器来解决这个问题。

开关稳压器更适合需要更高输入电压的IVR实现。简单的开关电容电压调节器（SCVR）存在调节性能差的问题。最近，引入了新的基于开关电容的混合拓扑来解决这些缺点。

表7.2:电力输送要求

热管理挑战：理解应对先进封装和异构集成热挑战的未来路线图需求，需要首先回顾历史架构趋势。多核架构时代将重点放在利用摩尔定律的力量来提供额外的核心以实现计算性能。近年来，由于先进封装技术允许将数量众多的芯粒、供电元件、内存块等集成在封装级别——通常集成到3D异构封装中——这一趋势加速了。

预计这些趋势将继续，并很可能为未来的计算产品加速。因此，以下是与工艺缩放和先进封装相关的热挑战：

• 由于持续的工艺缩放以及支持AI和HPC应用的性能/频率提升，芯粒级别的功率密度增加。

• 先进3D封装带来了独特的热挑战。裸片的堆叠减少了散热面积，产生了累加效应的功率密度。堆叠也增加了堆叠中裸片与冷板或散热器之间的热阻。

• 异构架构由于部件可能承受的多种工作负载以及核心/执行单元数量的持续增加，适合进行多点热优化。

• 高速I/O的功率密度持续增加。将这些IP块放置在3D堆叠的基础裸片中将增加散热难度。

• 需要在封装尺度和系统尺度上进行热优化。封装的尺寸和复杂性一直在增加，而系统冷却方法已移近封装。

• 随着3D封装中每层硅厚度的减小，热点的横向扩散水平大大降低。这增加了热量离开封装时的有效功率（热）密度，以及对封装内热缺陷的敏感性增加。

表7.3:热管理要求

7.5 材料

在加工后仍留在半导体封装内的材料被定义为组分（constituents）。这些材料包括载体（基板、引线框架、中介层、增层材料、重新分布层等）、芯片粘接剂、底部填充剂、封装材料和焊料材料，此外还有散热解决方案（例如，盖子、热界面材料等）。

特定应用的驱动因素将用于指定新的材料能力，以在先进封装的背景下实现系统级性能增强。关注领域包括实现更高封装布线密度/小型化、改进电气性能以及增强机械和热性能以改善可加工性和可靠性所需的材料改进。

表7.4:包装材料需求和能力评估

7.6 基板

随着基板从芯片载体转变为集成平台，该基板平台的驱动属性或元素需要过渡到新的缩放术语和目标。对于高性能计算（HPC）应用，行业领导者提出了一个可以扩展到10,000 IO/平方毫米的平台。将这个品质因数转换为互连术语意味着互连面密度等于每平方毫米10,000个凸点或焊盘，这需要10微米的凸点或焊盘间距。

图7.4:互连面积密度（凸起/毫米2）与凸起间距的对比。缩放凸起节距需要实现从基于焊料的互连到Cu-to-Cu互连的过渡。

此外，使用HI技术的HPC应用将需要更高和更低的线密度布线层。布线层的数量将取决于所需的IO密度，基于所需的集成度和性能。 

图7.5:线/毫米/层数与半线间距（以微米为单位）的对比，说明了不同插入物和基板技术的线性布线能力范围。以上是高级基板用于高密度和高性能应用时的两个缩放元素。

总结来说，未来高密度基板缩放有几种选择。一条路径是将细间距凸点裸片（多数情况下是芯粒）贴装到具有≤ 2微米线宽和间距特征的高密度有机基板上。另一条路径是使用有机/无机重新分布层（RDL）来布线贴装的细间距凸点。

在任何这些路径中，都需要关注制造科学与工程，以改进经济性和先进基板制造实践。 

表7.5:高密度基板技术评估

工作频率高于6 GHz的射频（RF）器件需要创新的解决方案。用于5G和6G器件的基板不再是简单的印刷电路板（PCB）。下一代RF器件将需要具有小型化结构的先进IC基板技术，例如L/S低于15/15微米，间距低于20微米，焊盘尺寸低于30微米。导电走线和天线贴片将以超低表面粗糙度制造，与低损耗电介质材料结合使用时，这些走线可能会发生分层。在面板级制造此类系统将需要基于仿真的工艺优化（包括数字孪生），以避免翘曲和可靠性问题。

7.7 组装与测试

组装：电子系统的封装必须考虑机械损伤保护、电气连接、冷却、空间转换、射频噪声发射、静电放电和产品安全。先进封装包括多种组装技术，用于将芯粒集成到封装中。制造线需要修改和优化，以实现多裸片、组件的放置。组装工艺需要允许组件之间更严格的间距。此外，还需要开发组件返工工艺。

组装挑战：从传统倒装芯片封装过-渡到具有铜柱（CuP）和新层压板设计规则的细间距，给组装和制造带来了新的挑战。需要新的工具来处理这些大型层压板增加的翘曲。

为了应对高带宽和向芯粒过渡中额外I/O的需求，更新技术如超细间距封装（≤ 55微米间距）、CuP和先进封装解决方案（如2.xD、硅桥）以及3D垂直集成是必要的。组装芯粒需要更精确的切割/拾取和放置工具。还需要替代的芯片连接方法和工具，例如热压键合。还需要新的检测工具。

在未来十年及以后，为了满足未来芯片性能、降低功耗以提高能效同时保持信号和电源完整性的极端互连密度需求，需要向更细的间距（< 10微米）发展。组装技术和工艺将需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。这种过渡将涉及开发用于裸片到晶圆（D2W）或裸片到裸片（D2D）混合键合的硅堆叠解决方案和工具。

共封装光学（CPO）对于满足未来的带宽和功耗需求至关重要。将光学引擎集成到先进封装解决方案中存在其独特的挑战。构建光学引擎需要一套完全不同的技能。CPO的一大挑战将围绕光纤连接组装。

测试挑战：先进封装和异构集成产生了多样化的系统级封装设计和应用。在设计中使用现成的芯片会导致非优化的可测试性设计（DFT）集成。DFT插入通常是基于单个裸片设计进行的，具有单芯片设计视角，并未考虑SiP中多个芯片的影响。

7.8 性能与工艺建模及模型验证

经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。建模复杂HI系统的一个重大挑战是需要跨越近八个数量级的长度尺度，以及需要耦合材料、电气、光子、电磁、热和机械行为。

总体而言，建模有几个作用：（1）通过从头计算技术开发新颖材料和界面；（2）在设计探索期间评估粗略性能；（3）通过详细评估为设计细化创建准确的行为评估；（4）通过仿真辅助制造工艺开发；以及（5）通过缺陷预测提高制造工艺良率。

模型中的数据表示通常包含每个长度尺度上的物理和几何属性。尺度之间信息交换将包含材料、几何和仿真属性。鉴于每个尺度都有其自身的控制方程，尺度之间的接口对于提供一个独立于底层模型的模块化链接平台是必要的。机器学习（ML）模型可能是此类抽象的良好候选者。

以下是建模中必须解决的具体要素的详细信息：

• 用于协同设计的快速多物理场、多分辨率建模

• 跨设计层的层级不确定性量化

• 芯片和封装结构的高保真失效模型：目前还没有现成的高保真模型用于这些失效机制。

• 材料和界面模型

• 材料属性数据库：需要开发一个准确的材料属性数据库。

表7.6:与先进封装和HI相关的最新和未来的建模需求

7.9 可靠性

异构集成封装的可靠性对于满足高性能电子系统日益增长的需求至关重要。重大挑战包括先进封装架构、材料和结构（例如，使用先进粘合剂和自愈材料）的集成，先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。

过应力失效机制通常是灾难性的和突然的，而磨损失效机制是逐渐的和累积损害的。这两种失效机制都是由热、机械、电气、化学、辐射、磁和湿度载荷单独作用以及相互结合作用（如热机械、热湿机械、热电和热化学载荷）引起的。

表7.7:针对特定应用程序的可靠性资格准则预计不会发生重大变化，但在未来十年内，满足这些相同的指标将面临挑战。

HI正在水平和垂直方向上发展，但当对更高功能、更好性能和增强功率的需求，与对更小尺寸、减轻重量和降低成本的需求相结合时，可靠性和测试挑战就出现了。未来10年内，鉴定指标不会发生显著变化，但显示为红色，特别是因为如果这些新材料、工艺和尺寸在设计初期没有考虑到可靠性，将很难满足相同的可靠性指标。

7.10 封装中的成本-性能权衡

理解“芯粒化”（chipletization）的成本-性能权衡非常重要。较小的芯粒在良率、可复用性、性能分级和布局规划方面是有益的。然而，芯粒间互连和组装开销使得较大的芯片在功耗和成本方面更有利。制造工艺的成熟度将在未来性能与成本的决定中扮演关键角色。

7.11 芯粒尺寸与数量的趋势

虽然当前芯粒技术的状态将“芯粒化”的成本-性能最优点设置在每个封装约10个芯粒左右，但未来的技术进步可能导致数量更多的芯粒系统。正在进行的CHIPS法案国家先进封装制造计划（NAPMP）预计，芯粒数量将增加到1000个，具有不同的x、y、z尺寸，3D堆叠高达24层，芯粒尺寸范围从4平方毫米到800平方毫米。

7.12 挑战、未来需求与可能解决方案

基于传统半导体尺寸缩放来提高性能和带宽已达到其物理极限。随着晶体管栅极间距缩小速度放缓和芯片尺寸达到光罩极限，芯粒系统架构是行业的答案。总体而言，封装引脚数和I/O功耗的指数级增长、特定领域架构、IP复用的技术和商业模式，以及混合技术节点芯粒将推动HI和先进封装的发展。

先进封装的技术进步将需要新的设计工具，包括数字孪生，以使封装设计能够支持协同设计工作流程和预测建模。需要跨越近八个数量级长度尺度的多尺度模型以及进行多物理场分析的需求，将是设计和分析HI/AP系统的重大挑战。使用IVR以更高电压供电是必要的。增加的功耗将需要通过封装热设计来协同设计系统散热策略。

下一代封装的极端互连密度需求将推动超细间距（< 10微米间距）和极细线/间距（亚1微米 L/S）电路。组装技术和工艺将需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。最后，对更小尺寸、减轻重量和降低成本的需求将推动可靠性和测试挑战。

8.1 引言

以高性能计算、汽车传感、电气化、电力电子以及5G/6G 通信基础设施为代表的核心技术应用驱动力在未来十年及更长的周期内，对封装材料提出了显著改进需求，以实现系统性能的提升。如图 8.1 所示，6G 对数据带宽日益增长的需求，推动了对更高频率的需求。

具体而言，电力电子/电气化：面向电动汽车、电池管理等大功率应用，器件正逐步向氮化镓（GaN）和碳化硅（SiC）基转型，这需要新型封装材料具备更高的耐高温性、耐工作电压性，同时兼具高可靠性和绝缘性。为在全球市场中竞争，还需采用具有更优规模经济效益的大尺寸封装形式（如基于面板的封装）以及厚铜层。

太赫兹以下毫米波（Sub-THz mmWave）：更高射频频率的发展需求，推动了面向5G/6G 通信的材料研发，包括用于封装天线（AiP）和汽车传感应用的材料。这些材料需具备低损耗特性，并搭配相应的散热解决方案。

高性能计算：为降低内存延迟，相关架构需要新型中介层、衬底和散热解决方案，以实现更高水平的信号隔离、更低的信号损耗和更优的热管理。除服务器应用外，材料还需满足L4/L5 级自动驾驶计算应用对汽车级可靠性和成本的要求。

封装材料涵盖将器件连接至专用印刷电路板（PCB）的所有组件，包括衬底、中介层（有机、无机材料，如硅和玻璃基）、芯片黏合剂、底部填充料、互连件、焊球、封装材料，以及用于散热的材料（如盖板、金属块、热界面材料等）。要在特定应用的成本限制内，实现小型化、电气性能（绝缘性、低损耗）、机械性能提升、可加工性、先进散热解决方案及可靠性，就必须大力开展材料研发。

半导体器件衬底是美国国家先进封装制造计划（NAPMP）的重点关注领域。目前正研发三种主要衬底材料方案，分别是有机基衬底、玻璃基衬底和半导体基衬底（含硅芯衬底），旨在实现高密度芯片互连间距，机基衬底为 2 微米，玻璃基衬底为 1 微米，半导体基衬底为 0.5 微米。这些先进封装衬底以高密度、异构集成各类半导体小芯片为目标，旨在提升人工智能（AI）、高性能计算（HPC）等应用的功能、性能和能效。

图8.1：从 4G 到 6G 毫米波：通信频率及带宽趋势

8.2 电力电子/电气化先进封装的材料需求

关键材料的研发需求包括以下方面：先进的散热解决方案，以降低系统成本、重量和尺寸；高电压绝缘性与小型化；随着器件向氮化镓（GaN）、碳化硅（SiC）转型，需具备在更高结温（Tj）下的高可靠性；适用于高电压/大电流的厚层大尺寸加工技术；以及翘曲控制技术，确保该技术满足特定应用的成本要求。 

表8.1：电力电子/电气化领域的封装材料性能评估。该评估针对Tier 1材料供应商，不区分地域

8.3 太赫兹以下（Sub-THz）毫米波封装的材料需求

关键材料的研发需求包括以下方面：先进的散热解决方案，需将结温（Tj）控制在 125 摄氏度以下，同时降低系统成本、重量和尺寸；提升太赫兹以下毫米波频率下的射频（RF）性能，以实现封装内置天线（AiP）、封装内置发射端的设计方案；低介电损耗（Df）、低介电常数（Dk）的材料；改进的射频互连方法；更厚的电介质材料；翘曲控制技术；差异性控制技术；加工/老化韧性；能提升板级可靠性的材料。

表8.2：太赫兹以下（Sub-THz）毫米波应用的封装材料性能评估。该评估针对Tier 1材料供应商，不区分地域

8.4 高性能计算封装的材料需求

表8.3：高性能计算应用的封装材料性能评估。该评估针对Tier 1材料供应商，不区分地域

8.5 技术现状及产品案例

电力电子/电气化：与传统硅基IGBT相比，碳化硅（SiC）MOSFET功率器件能帮助电动汽车制造商提升车辆续航里程和系统整体效率。恩智浦针对 RoadPak 碳化硅功率模块推出的 GD3160 半桥评估板（EVB），提供了一款通过车规认证、功率密度高效的新能源汽车（xEV）逆变器解决方案。其性能优势包括：功率器件开关速度快且效率高，实现高低压域间的电气隔离，支持低压域（<14 伏）与功率域（>300 伏）之间的控制及状态通道通信，以及在恶劣嘈杂环境下的稳定运行能力。

太赫兹以下（Sub-THz）毫米波（5G/6G）：通过系统级优化实现减重减容，可更便捷高效地在密集城区和郊区部署 5G 中频段网络，AIR3268 超轻量天线集成无线电设备就是典型案例。该设备重量减轻超 40%，减少了部署所需的基础设施投入。

高性能计算（HPC）：下图8.2 展示了未来数据中心的机架功率及设备最大功率需求。针对这三种不同的系统配置，将通过风冷和液冷两种方式提供热管理支持。

图8.2：高性能计算（HPC）数据中心的散热技术需求。

8.6 现有技术的局限性

太赫兹以下（Sub-THz）毫米波（5G/6G）随着工作频率向太赫兹以下毫米波演进，需要在衬底设计、材料及组装技术方面取得突破，以优化插入损耗和噪声性能。如图 8.3 所示，与标准球栅阵列（BGA）布线技术相比，当频率提升至 20 GHz以上时，会面临一些特定的频率扩展挑战。

图8.3：传统封装布线与20GHz以上均匀微带线的对比，展示了频率提升带来的关键信号完整性挑战。

8.7 面临的挑战、未来需求及可能的解决方案

材料、封装结构和系统级挑战（热学、可靠性、机械性能、电气性能、成本）均取决于应用驱动的需求和趋势。为进一步展开材料开发所需涉及的领域，我们按重点方向列出了相关需求。

8.7.1 电力电子/电气化先进封装

下一代器件技术（从硅向氮化镓、碳化硅过渡）具有更高的工作温度和结温，这推动了以下领域的材料性能提升需求：

热管理：需要开发具有高导热性和高散热能力的材料，以确保大功率器件在恶劣条件下可靠运行。未来需求包括：具有理想电气和机械性能的新型材料，用于减少高热密度（>500 瓦/平方厘米）下的热点；高导热聚合物封装材料；低热阻的热界面材料（TIM）。大功率芯片贴装材料（烧结型）。此外，还需要改进系统级热管理技术，可能包括两相冷却、浸没式冷却液、热管、金刚石薄膜等。

材料电气性能：电气性能的提升需求包括适用于高压应用的高击穿场强（>200 伏/微米）；适用于先进封装的材料，包括堆叠芯片、大功率、高功能性、高压隔离、高相比漏电起痕指数（CTI）的环氧模塑料，以及低介电常数/低介电损耗（Dk/Df）材料，这些材料需能实现高密度布线（低泄漏）并承受高压；小尺寸（如 < 10 微米）下具有高电绝缘性的材料；需开发击穿场强远高于现有聚合物材料（如现有能力为 20-30 伏/微米）的材料。此外，向更大尺寸基板的过渡，需要封装材料具备厚铜层和大特征尺寸（>10 微米），以降低电阻。

高可靠性/机械性能材料：需要具备高粘合强度的可靠胶粘剂，即使在高温（如200°C）和循环载荷下，也能与电介质、金属、引线框架和聚合物界面等多种材料牢固粘合，且性能需超过 AECG0 可靠性要求。具体需求包括：尤其需要改进低翘曲的封装材料，以适用于包括大尺寸在内的各类基板；对于电力应用，需实现厚导体和厚电介质层；需开发可加工性更强的材料，以在集成和老化过程中保持电气性能，包括耐腐蚀材料，用于防止/减轻氯离子等离子造成的腐蚀。除基板外，还需改进材料以提升印刷电路板（PCB）技术，包括：高可靠性、耐高温（150-250°C）、耐高压（>100 伏）、高频、高密度，以及在高温/高湿环境下无腐蚀。

8.7.2 亚太赫兹毫米波封装（5G/6G 及汽车传感）

下一代器件技术的频率提升至100 吉赫兹以上，且工作温度和结温更高，这推动了材料性能的提升需求。

热管理：系统级热管理需要技术改进，例如两相冷却、浸没式冷却液、热管、金刚石薄膜、低热阻高导热的热界面材料（TIM）。

材料电气性能：适用于高频的新型材料（基板、积层材料、互连材料）。能减少射频损耗、提升隔离性能并实现小型化的新型材料；厚电介质层，以实现随频率提升的毫米波系统级封装天线（AiP）射频性能；低损耗、低介电常数（Dk、Df）、性能明确且稳定、与其他封装材料兼容，并能承受恶劣加工和运行环境的材料。此外，还需在介电常数温度系数（TCDk）和介电损耗温度系数（TCDf），以及 300 吉赫兹及以上亚太赫兹毫米波材料的表征方法方面取得进展。性能要求推动了对互连、基板和积层的更小特征尺寸公差（对准偏差、尺寸变化）的需求，包括温度变化带来的影响、可制造性控制方法，以及降低铜迹线粗糙度（如图 8.4 所示）。

图8.4：亚太赫兹毫米波材料性能挑战。

高可靠性/机械性能材料：需开展相关开发工作，包括低翘曲材料，以实现更大的封装尺寸（>20×20 毫米）；能提升系统级封装天线（AiP）结构板级可靠性的材料；因工艺集成和老化导致性能变化最小的材料。

8.7.3 高性能计算

高性能计算需要不同的冷却技术来维持系统和芯片温度。图8.5 的 “功率密度与器件总功率” 图表中，展示了强制风冷和液体冷却等多种冷却技术。

图8.5：高性能计算冷却方法。

在封装与冷却板之间使用热界面材料（TIM）是将热量导出封装的必要措施。对于热界面材料的未来发展路线，胶粘剂供应商必须降低其热阻，同时确保该材料的其他性能（如伸长率、粘合强度、拉伸强度、收缩率等）不会受到过大影响。材料需平衡所有性能，才能满足应用需求。封装尺寸与温度暴露的相互作用导致的封装翘曲，也是选择热界面材料时需解决的挑战。热界面材料需具备收缩等性能，以抵消封装翘曲的影响，并在功率温度循环后保持无空隙状态，从而维持其有效性。高性能计算（HPC）的材料需求如表 8.3 所示，与行业需求一致，但为增加功能性和布线能力，需将线宽和线距降至 2 微米。

随着高性能计算系统采用先进封装解决方案（如晶圆级芯片尺寸封装（CoWOS）、集成扇出封装（InFo）、小芯片（Chiplets）等），并引入先进工艺节点（从 65 纳米到 2 纳米），功率密度也将随之提升，同时还将面临封装/芯片尺寸增大、应用功率负载、系统级功率集成以及系统级组装方案（超出标准外包半导体组装与测试（OSAT）领域）等挑战。所有这些封装挑战均对材料有特定要求（如表 8.3 所示），需要材料供应商予以解决。

行业向自动驾驶（L4/L5 级）软件定义汽车的发展趋势，将对中央计算性能提出更高要求。对低延迟内存的需求，可能需要采用带有硅通孔（TSV）和减薄内存芯片的 2.5D/3D 封装结构，且需达到汽车级质量和可靠性标准，例如工业级（175°C）和汽车级 AECG2 可靠性标准。这将推动对新型材料和工艺的需求。

8.7.4 可能的解决方案：基板

自20 世纪 60 年代以来，硅集成电路已实现批量制造。摩尔定律预测，在量子效应开始影响器件运行之前，每个集成电路上的晶体管数量将持续增加。随着晶体管尺寸不断缩小、数量不断增多，制造这些芯片的晶圆尺寸也在增大。目前，晶圆厂采用 12 英寸直径的硅晶圆制造集成电路。这种大尺寸晶圆的使用，显著降低了每个集成电路和晶体管的成本。

其他材料体系由于生产工艺的差异以及对其集成电路的技术需求滞后，并未实现晶圆尺寸的类似增长。砷化镓（GaAs）材料体系自 20 世纪 60 年代末开始发展，但晶圆直径始终未超过 6 英寸（150 毫米）。未来，对宽带隙材料体系晶体管的需求将不断增加，这将推动更大直径宽带隙晶圆（半导体器件基板）的开发，同时需降低杂质含量和晶体缺陷，以提高该材料体系下器件生产的良率和成本效益。

另一个增长领域是在非本征基板上制造集成电路材料体系的研究。由于硅晶圆的需求巨大，其成本远低于高质量的本征宽带隙材料晶圆。这促使工程师（出于器件开发成本考虑）不断研发更具创新性的方法，在非本征基板上制造器件，尽管这需要解决热变形和晶体变形等问题。短期内，本征晶圆的需求不会接近硅晶圆，但如果不培养对这些材料体系能力和成本优势的需求，就无法充分发挥其潜力。

基板制造方法与技术受多种因素驱动，主要包括以下几点：

1.更大的封装尺寸：封装尺寸不断增大，已超过100×100 毫米，在高性能计算领域尤为明显。

2.混合表面处理需求：由于表面界面不同，目前对混合表面处理的需求日益增加。

3.更高的基板层数：尤其是在高速应用中，为满足功能性需求，需要更高层数的基板。结合封装尺寸增大的趋势，这会带来制造挑战。

4.更精细的布线密度：由于信号布线密度提高，对导线线宽和线距的要求不断降低，目标是小于5 微米。

5.叠层材料（芯材和积层材料）需求：对于高速应用，需要低热膨胀系数（CTE）的材料以缓解应力，同时需要低介电常数和低介电损耗的材料。

6.导通孔堆叠技术：为缩短信号路径，需采用导通孔堆叠技术。随着导通孔堆叠数量增加，应力缓解成为关键问题。

7.无芯基板的应用：无芯基板（也称为嵌入式导线基板）在制造过程中日益普及。从2 层基板向 5 层基板发展时，需额外增加芯层成本，这是制造过程中需克服的挑战。

8.高频封装需求：工作频率在28 吉赫兹以上的高频封装，需要低损耗材料、创新的封装和基板技术，以及基板铜箔的低粗糙度。

基板发展路线图中一些关键的性能要求如表8.4 所示。

表8.4：采用浸渍材料或积层薄膜（即 ABF 膜）的积层基板

玻璃基板技术的发展主要受以下需求驱动：用具备精细特征且成本低于硅中介层技术的基板替代大尺寸有机基板，这在高性能计算应用中尤为突出。

对于高性能计算领域，与有机基板类似，未来五年或更长时间内，将需要更高的层数（从6 层、12 层到 20 层以上）以及更大的尺寸（从 80×80 平方毫米到 150×150 平方毫米）。

由于信号布线密度不断提高，导线线宽和线距的要求正从目前的2 微米降至 0.5 微米。再分布层或积层中的微导通孔直径目标将从目前的 9 微米降至 0.5 微米。未来五年或更长时间内，玻璃通孔（TGV）的直径也将从目前的 110 微米降至 60 微米。随着玻璃芯基板上的层数不断增加，翘曲控制在系统级组装中至关重要。从信号完整性和电源完整性的角度出发，可能需要在基板中不仅嵌入无源器件，还要嵌入有源器件。

表8.5：玻璃芯基板发展路线图

8.7.5 其他挑战与未来需求

微机电系统（MEMS）器件及封装材料发展路线图：材料创新是微机电系统（MEMS）产品性能提升的关键，同时也推动着对制造、材料供应商及研究人员的需求。未来 5-15 年，以下领域的重要进展将是实现制造突破的关键：针对医疗设备开发，需更好地开展材料在弯曲、挠曲、拉伸等方面的特性表征；对于一般传感器，需开展多能量域（而非仅电气域）的特性表征。需通过工艺设计套件（PDK）等标准方法，实现表征材料性能数据的共享，尤其是封装材料的数据。除了改进氮化硅等低应力沉积材料，以及提升防粘、消电、耐磨、防腐蚀等性能的涂层外，还需为惯性、压力、光学微机电系统开发热膨胀系数（CTE）失配度低的材料组合。对于麦克风、致动器、超声设备等使用压电材料的器件，需对材料进行设计，使其在低温下无疲劳，并能实现更厚的涂层。压电材料还需提升工艺稳定性、可重复性、均一性，并降低沉积成本；同时需开发更多无铅材料替代锆钛酸铅（PZT）。需开发磁致伸缩致动器和低功耗电致伸缩材料，以及性能随温度变化稳定、无热滞后的高可靠性材料清单。

微机电系统的材料需求在很大程度上取决于器件的工作原理、功能及其最终应用。未来几年，不同领域的具体需求如下：

• 惯性器件领域：需开发成本更低的高性能吸气剂材料。

• 化学传感器领域：需硼掺杂硅纳米线、能吸附特定气体的纳米颗粒，以及高选择性粘附系数材料。

• 光学微机电系统领域：需开发无铅光学玻璃制造工艺、温度变化下镜面形状不变的涂层，以及高质量铌酸锂（LNO）沉积技术；同时，镜面金属的粘合与扩散薄膜层、低放气材料也是关键需求。

• 射频（RF）开关领域：仍需高质量的触点材料，这是多年来持续存在的需求。

• 压电微机械超声换能器（PMUT）领域：需高性能掺杂氮化铝（AlN）以提升器件性能。

• 电容式微机械超声换能器（CMUT）领域：需晶圆级低应力、均一性好的薄膜材料。

在为传感器和致动器引入新型材料时，可能需要改进封装材料，以确保所需的可靠性、温湿度控制能力及耐化学腐蚀性。

光子学：光学器件的需求包括为集成光波导开发低损耗电介质及其他材料（封装剂、模塑料、基板等）。此外，还需开发适用于激光雷达（LiDAR）应用、具有优异近红外（NIR）灵敏度的封装材料。

存储器：面向人工智能（AI）应用的高速存储器已取得重大进展，且不再局限于硅基制造。通过在后端工艺（BEOL）中采用不同沟道材料，双晶体管无电容增益单元得以开发。铁电存储器也是重点开发方向，需通过多种材料体系研发铁电场效应晶体管（FeFET）和铁电随机存取存储器（FeRAM）。随着材料体系的不断发展，自旋转移力矩（STT）和自旋轨道力矩（SOT）存储系统也展现出良好前景。为满足未来人工智能革命对存储容量的需求，这些材料体系需持续发展。

二维场效应晶体管（2DFET）与后端工艺晶体管，过渡金属硫族化合物单层膜和石墨烯是两个重要的研究材料领域，为进一步增加集成电路上的晶体管数量提供了可能。后端工艺是在制造堆叠中制造（非最优）晶体管的另一种方法，也可能提高晶体管密度。

电介质或铁磁材料的增材制造：随着系统对尺寸、重量、功耗和成本（SWaP-C）的要求不断提高，支撑功率转换系统的无源元件需随之发展。具体需求包括电容器领域需持续研发可制造、高介电常数且具有高击穿场强特性的电介质材料。而电感器领域需研发可制造的铁磁材料。随着功率器件开关速度的提升、电磁频谱数据压缩对频率要求的提高，以及低压逻辑器件驱动功率需求的增加，对更小尺寸、更低损耗、更高效率无源元件的需求将持续增长。

环境可持续材料：到2030 年，联网设备数量预计将超过 750 亿台，其在电力消耗和碳足迹方面的环境影响十分显著。全球半导体行业必须通过环境、社会和公司治理（ESG）承诺来应对这一挑战。实现净零排放需要整个供应链的合作与转型，涵盖从原材料开采到直接材料运输要求（如低温存储）、半导体制造需求（电力、用水）、电路板加工，以及最终的产品再利用和回收方法。

除水回收和降低电力消耗外，供应链转型还需开发新型材料和工艺，从设计上实现能源效率和可回收性。具体措施包括：

• 持续开发替代材料，以取代高碳足迹材料（如全氟和多氟烷基物质，PFA）。

• 开发新型封装材料（模塑料、芯片贴装材料、助焊剂、基板、热界面材料（TIM）、胶粘剂等），实现运输过程室温化（如模塑料、芯片贴装材料）、降低工艺温度（如环氧模塑料/芯片贴装固化、引线键合、焊料回流温度），并提升可回收性和可重用性，从而显著提高环境可持续性。

• 需建立标准化方法，通过计算供应链各工艺领域和材料类型的影响，开发可靠的量化改进方法，以便将资源集中于最大机遇领域。

8.8 半导体供应链生态系统路线图

半导体供应链生态系统涵盖供应链的所有环节，从原材料到晶圆、封装，再到终端微电子器件。供应链本身由独立的、地理上分散的企业组成，包括原材料供应商、零部件供应商、承运人、仓库、分销商以及不同时区、不同国家的客户，且各环节交付周期长。每个企业都有独立的决策主体，这些主体无法获取其他主体的全部数据，只能基于自身决策规则（将可用数据转化为行动的机制）做出决策。这些数据可能存在噪声干扰、延迟或间歇性缺失，且数据互通性也可能成为重大挑战。

事实上，企业因为保护机密信息、竞争优势，以及遵守法律法规等原因，可能不愿共享数据，甚至不愿透露供应商名称。因此，供应链可被视为多主体、去中心化且部分可观测的序贯合作博弈。相比之下，制造工厂通常可被视为具有单一决策主体，且能实时全面掌握系统情况。图8.6 概述了半导体供应链生态系统的高层结构、组成部分及其相互关联性。

图8.6：半导体材料生态系统概述

近几十年来，随着双边和多边贸易协定的激增，以及国际通信和物流成本的降低，供应链逐渐走向全球化。企业在全球范围内寻找廉价原材料和劳动力来源，以通过降低成本提升竞争力。

对于半导体行业而言，特定供应链产能集中在少数国家和地区，以及数量相对较少的大型企业中。表8.6 和图 8.7 详细说明了这些产能在不同地区、国家和企业之间的分布情况。

图8.7：供应链材料生态系统全球化概述。

表8.6：供应链现状概述

过度关注成本而较少考虑风险，使得全球供应链在面对重大中断时，可能容易出现显著的产能下降。未来半导体供应链生态系统的根本挑战是在结构和运营上进行自我改造，展现出竞争力和风险缓解之间的恰当平衡，从而实现繁荣发展。

鉴于半导体行业对国家公共卫生、经济和国防安全的重要性，特别是考虑到该行业需要高资本投资和较长的增加制造能力的前置时间，接下来的额外措施对该行业至关重要。供应链数字孪生、弹性压力测试和分析能力可以为私营和公共部门的利益相关者发挥重要的决策支持作用，帮助他们快速、全面地分析半导体供应链以及更全面的半导体供应链生态系统的替代创新路线图。这一作用包括：（i）确定材料采购方面的差距，以及如何降低供应链上游的风险；（ii）确定如何减少对与令人担忧的外国实体进行半导体制造的提取、加工和活性材料生产的依赖；（iii）确定如何用新材料和半导体化学物质替代有风险的原材料，这将需要以采购风险为导向的研发；以及（iv）材料回收和再利用。